[发明专利]形成低高度分裂栅存储器单元的方法

说明书

本公开提供了一种形成存储器器件的方法，所述方法包括：在半导体衬底上形成第一绝缘层；在所述第一绝缘层上形成导电材料层；在所述导电材料层上形成绝缘块；沿着所述绝缘块的侧表面并且在所述导电材料层上形成绝缘间隔物；蚀刻所述导电材料层以形成所述导电材料的直接地设置在所述绝缘块和所述绝缘间隔物下方的块；去除所述绝缘间隔物；形成第二绝缘层，所述第二绝缘层具有第一部分和第二部分，所述第一部分包裹所述导电材料的所述块的暴露的上边缘，所述第二部分设置在所述衬底上方的在所述第一绝缘层的第一部分上；以及形成通过所述第二绝缘层与所述导电材料的所述块绝缘的并且通过所述第一绝缘层和所述第二绝缘层与所述衬底绝缘的导电块。

相关专利申请

本申请要求2016年8月8日提交的美国临时申请No. 62/372,247的权益，并且该申请以引用方式并入本文。

技术领域

本发明涉及非易失性存储器单元，并且更具体地讲，涉及形成这种单元的方法。

背景技术

分裂栅型存储器单元阵列是已知的。例如，出于所有目的以引用方式并入本文的美国专利5,029,130公开了分裂栅存储器单元以及其形成，包括在衬底中形成源极区和漏极区，其中沟道区在这两者之间，浮栅在沟道区的一部分上方，并且控制栅在沟道区的另一部分上方，其中控制栅向上延伸并且越过浮栅。

还已知在与分裂栅存储器单元阵列相同的晶圆上形成逻辑器件。参见例如9,276,005，其出于所有目的以引用方式并入本文。然而，随着器件临界尺寸缩小，缩小分裂栅存储器单元的高度以匹配逻辑器件的高度变得更难，特别是对于控制栅向上延伸并且越过浮栅的那些存储器单元配置来说。还需要减小存储器单元的高度以更好地匹配逻辑器件的低轮廓，并且使存储器阵列和逻辑器件的多个金属线与紧密设计规则相适。

发明内容

前述问题和需求通过形成存储器器件的方法来解决，该方法包括：在半导体衬底上形成第一绝缘层；在第一绝缘层上形成导电材料层；在导电材料层上形成绝缘块；沿着绝缘块的侧表面并且在导电材料层上形成绝缘间隔物；蚀刻导电材料层以形成导电材料的直接地设置在绝缘块和绝缘间隔物下方的块；去除绝缘间隔物，以使导电材料的块的顶表面和上边缘的一部分暴露；形成第二绝缘层，该第二绝缘层具有第一部分和第二部分，该第一部分包裹导电材料的块的暴露的上边缘，该第二部分设置在第一绝缘层的横向地邻近导电材料的块的第一部分上；形成导电块，该导电块具有第一部分和第二部分，该第一部分设置在第二绝缘层第二部分和第一绝缘层上方，该第二部分向上延伸并且越过导电材料的块，其中导电块第一部分横向地邻近导电材料的块并且与之绝缘，并且其中导电块沿着第二绝缘层的第一部分延伸；以及在半导体衬底中形成间隔开的源极区和漏极区，其中沟道区在这两者之间延伸，其中导电材料的块设置在沟道区和源极区的第一部分上方，并且其中导电块的第一部分设置在沟道区的第二部分上方并且通过第一绝缘层和第二绝缘层与之绝缘。

通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。

附图说明

图1至图18是示出形成本发明的存储器单元的步骤的侧剖视图。

具体实施方式

本发明是一种用于形成显著地降低存储器单元高度的存储器阵列的新技术。该技术保持控制栅包裹（即，控制栅仍然向上延伸并且越过浮栅，从而包裹浮栅的拐角边缘以获得高擦除效率），以及相对于隧道氧化物更厚的控制栅氧化物，使得可以将更高电压施加到控制栅以获得更好的擦除性能。