[发明专利]可变精密浮点加法器和减法器

说明书

集成电路可以包括支持可变精度的浮点加法器。浮点加法器可以接收要相加的第一和第二输入，其中，第一和第二输入每个都具有尾数和指数。取决于指数的差以及正在执行加法还是减法，可以使用双路径浮点加法器架构将尾数和指数值分成近路径和远路径。尾数值可以是左对齐的，而粘接位是右对齐的。最大尾数的硬件可用于支持较小尾数的计算，而不使用额外的算法结构，仅具有一些多路复用和解码逻辑。

本申请要求享有于2016年9月20日提交的美国专利申请No.15/270,495的优先权，其全部内容通过引用的方式合并于此。

技术领域

本发明总体上涉及集成电路，具体而言，涉及具有浮点运算电路的集成电路。

背景技术

可编程逻辑器件(PLD)包括逻辑电路，例如查找表(LUT)和基于乘积和的逻辑，其被设计为允许用户根据用户的特定需要定制电路。该可配置逻辑通常被分成称为逻辑元件(LE)的各个逻辑电路。LE可以被组合在一起以形成被称为逻辑阵列块(LAB)的更大的逻辑块，其可以被配置为共享相同的资源(例如，寄存器和存储器)。除了这种可配置逻辑外，PLD还包括可编程互连或路由电路，用于连接LE和LAB的输入和输出。该可编程逻辑和路由电路的组合称为软逻辑。

除了软逻辑之外，PLD还可以包括实现特定预定义逻辑功能因而不能由用户配置的专用处理块。这种专用处理块可以包括PLD上的电路集中，其已经被部分或完全硬连线以执行一个或多个特定任务，例如逻辑或数学运算。通常在这种专用处理块中实现的结构的示例包括：加法器、乘法器、算术逻辑单元(ALU)、桶形移位器、各种存储器元件(例如FIFO/LIFO/SIPO/RAM/ROM/CAM块和寄存器文件)、逻辑AND/NAND/OR/NOR阵列等、或其组合。

在PLD上提供的一个特别有用类型的专用处理块是数字信号处理(DSP)块。传统的DSP块包括支持固定精度(即固定指数和尾数宽度)的浮点加法器。然而，可能期望配置DSP以支持各种中间精度，以帮助改善DSP块的功能密度。

在此背景下，出现了本文描述的实施例。

发明内容

本文的实施例总体上涉及集成电路，具体而言，涉及包括多精度浮点加法器的集成电路。浮点加法器可以接收第一和第二浮点数，每个浮点数具有尾数和指数。浮点加法器可以使用双路径加法器架构来实现，该架构将第一数和第二数分成近路径和远路径。当第一数和第二数的指数的差等于或小于1时，可以采用近路径，而当指数的差大于1时，可以采用远路径。

浮点加法器可以包括近路径中的至少减法电路和归一化电路，并且还可以包括远路径中的至少对准电路和加/减(+/-)电路。浮点加法器可以包括多路复用器，其选择性地输出来自近路径和远路径之一的结果。

根据实施例，浮点加法器可以以至少第一模式操作，第一模式支持第一数和第二数的第一尾数大小；并且还以第二模式操作，第二模式支持不同于第一大小的第二尾数大小。例如，浮点加法器可以以支持10位、11位、12位、14位的尾数宽度的模式操作，其中，总宽度(包括符号位和指数宽度)为14位、23位、多于23位等。

为了支持可变尾数宽度，远路径中的对准电路可以包括输出移位值的右移位器；最大移位查找表电路，其根据所支持的当前尾数宽度输出期望最大移位值；比较器，其比较最大移位值与指数的差；以及选通电路，其基于比较器的比较步骤选择性地使移位值通过。右移位器可以包括各种级别的逻辑或(OR)门，以用于选择性地组合适当数量的最低有效位(LSB)以产生用于浮点舍入确定的粘接位。