[发明专利]用于存储器系统中的链路纠错的方法和设备

说明书

存储器子系统中的常规链路纠错技术包括加宽I/O带宽或者增加突发长度。然而，这两种技术具有缺点。在一个或多个方面，提出了在主机和存储器设备两者中纳入链路纠错以解决与常规技术相关联的缺点。所提出的存储器子系统的优点在于可保持常规存储器系统的接口架构。此外，用所提出的存储器子系统提供了链路纠错能力而不会增加I/O带宽并且不会增加突发长度。

相关申请的交叉引用

本专利申请要求于2016年8月26日提交的题为“LINK ERROR CORRECTION INMEMORY SYSTEM(存储器系统中的链路纠错)”的美国临时申请No.62/380,104的权益，该临时申请已被转让给本申请受让人并由此通过援引全部明确纳入于此。

公开领域

本公开的一个或多个方面一般涉及存储器系统，尤其涉及存储器系统中的链路纠错。

背景

在主机与存储器设备之间的数据传递中可存在错误。这些链路错误可被检测并且常常通过在数据传递中纳入纠错码(ECC)来纠正。两种技术已常规地用于实现ECC。在第一种常规技术中，输入/输出(I/O)带宽被增加以容适数据和ECC两者。在第二种常规技术中，通过扩展数据突发长度来在主机与存储器之间传递ECC比特。

在第一种常规技术中，常规服务器和计算系统通常使用72比特I/O宽度的存储器模块(64比特数据和对应的8比特ECC)，以增强存储器链路和存储器单元阵列的可靠性。图1解说了包括主机片上系统(SOC)110与存储器阵列140的常规存储器子系统100的简化图。主机SOC 110包括具有ECC编码器/解码器125的存储器控制器120以及PHY块130。存储器阵列140包括九个8比特存储器设备150。8比特ECC可以被指派给每个64比特数据，以保护主机SOC 110和存储器单元阵列140两者中的任何比特错误。数据可被写入前八个存储器设备150，并且ECC可被写入第9个存储器设备150。

如所看到的，常规存储器配置引起附加的存储器设备成本。常规存储器配置还通过需要更宽的存储器通道布线引起增加的印刷电路板(PCB)面积成本，以及由于附加的第9个存储器设备150而引起增加的存储器待机和活动功率成本。附加的存储器配置直接影响性能。存储器带宽对应于每个给定时间量传递多少有效比特。然而，附加的ECC比特虽然增强可靠性，但其自身不具有作为数据的值。由此，第一种常规技术直接影响存储器子系统的性能，因为整个I/O带宽未用于传递有用数据。

图2解说了常规存储器子系统100的简化图，但此时为简单起见仅示出一个数据(DQ)字节。存储器设备150包括I/O块260和多个存储器组270。如所看到的，信号线(统称为链路290)用于在主机SOC 110与存储器设备150之间交换数据。链路290包括：

·DQ[0:7]线：用于在存储器与SOC之间传递数据的DQ字节双向总线；

·DM线：用于写数据的数据掩码；

·数据CK线：用于选通写数据的时钟输入；

·读选通CK线：用于与读数据定时(至SOC的时钟输入)对准的时钟输出；

·CA[0:n]线：命令和地址；

·CA CK线：用于获取CA的命令和地址时钟输入。

应当注意，DM线可以是数据掩码反相(DMI)引脚功能—数据反相或数据掩码。DMI引脚功能取决于模式寄存器设置。然而，在图2中，为简单起见其被示出为DM线。