[发明专利]使用双侧硅化的衬底触点

说明书

一种集成电路器件可以包括耦合到前侧金属化层的前侧触点。集成电路器件可以进一步包括耦合到背侧金属化层的背侧触点。前侧触点可以直接耦合到背侧触点。

技术领域

本公开总体涉及集成电路(IC)。更具体地，本公开涉及双侧硅化触点。

背景技术

绝缘体上硅(SOI)技术用分层的硅-绝缘体-硅衬底代替常规的硅衬底，以减小寄生器件电容并且改善性能。基于绝缘体上硅(SOI)的器件不同于常规的硅构建器件，因为硅结位于电绝缘体(通常是掩埋氧化物(BOX)层)上方。然而，厚度减小的掩埋氧化物(BOX)层可能不足以减小由硅层上的有源器件和支撑掩埋氧化物(BOX)层的衬底的接近引起的寄生电容。

常规的互补金属氧化物半导体(CMOS)技术以前道工序(FEOL)开始，其中执行第一组工艺步骤用于在衬底(例如，绝缘体上硅(SOI)衬底)上制造有源器件(例如，负的MOS(NMOS)或者正的MOS(PMOS)晶体管)。接下来执行中间工序(MOL)，中间工序是使用中间工序触点将有源器件连接到后道工序(BEOL)互连件(例如，M1、M2、M3、M4等)的一组工艺步骤。遗憾的是，寄生电容可能由于后道工序互连件和/或中间工序触点与晶体管栅极的接近而产生。

特别地，寄生电容是由栅极和相邻的源极/漏极中间工序触点之间的显著的电容耦合以及栅极和相邻的后道工序互连件之间的电容耦合引起的。CMOS半导体工艺也使用衬底触点。衬底触点和相邻的后道工序互连件的接近引起额外的电容耦合。这种额外的电容产生不利影响，例如电路延迟和电路损耗。

发明内容

集成电路器件可以包括耦合到前侧金属化层的前侧触点。集成电路器件可以进一步包括耦合到背侧金属化层的背侧触点。前侧触点可以直接耦合到背侧触点。

构造集成电路的方法可以包括在牺牲性衬底上制造由隔离层支撑的器件。该方法可以进一步包括在隔离层上沉积前侧接触层。前侧金属化层可以被制造在器件上的前侧电介质层中并且被耦合到前侧接触层。处理衬底(handle substrate)可以被接合到器件上的前侧电介质层。牺牲性衬底可以被移除。背侧接触层可以沉积在器件的半导体层上，使得背侧接触层可以与前侧接触层接触。另外，可以在支撑隔离层的背侧电介质层中制造背侧金属化层。背侧金属化层可以与前侧金属化层远离地被耦合到背侧接触层。

集成电路可以包括耦合到前侧金属化层的前侧触点。集成电路可以进一步包括用于将背侧金属化层直接耦合到前侧触点的第一部件。

这已经相当广泛地概述了本公开的特征和技术优点，以便可以更好地理解随后的详细描述。下面将描述本公开的附加特征和优点。本领域技术人员应该理解，本公开可以被容易地用作修改或设计用于实现本公开的相同目的的其它结构的基础。本领域技术人员还应该意识到，这种等效构造不脱离所附权利要求中阐述的本公开的教导。当结合附图考虑时，从以下描述将更好地理解，关于其组织和操作方法连同进一步的目的和优点，这些新颖的特征被认为是本公开的特征。然而，应该清楚地理解，每个附图被提供仅用于说明和描述的目的，并不旨在作为本公开的限制的定义。

附图说明

为了更完整地理解本公开，现在参考结合附图进行的以下描述。

图1A是根据本公开的一个方面的采用双工器的射频(RF)前端(RFFE)模块的示意图。

图1B是根据本公开的多个方面的采用用于芯片组的双工器以提供载波聚合的射频(RF)前端(RFFE)模块的示意图。

图2A是根据本公开的一个方面的双工器设计的图。

图2B是根据本公开的一个方面的射频(RF)前端模块的图。

图3A至图3E示出了根据本公开的多个方面的层转移工艺期间的集成射频(RF)电路结构的截面图。