[发明专利]在芯片删除校正存储器架构中提供存储器带宽压缩

说明书

本发明揭示在芯片删除校正存储器架构中提供存储器带宽压缩。就此来说，压缩式存储器控制器CMC将规定错误样式引入到芯片删除校正错误校正码ECC位中以指示经压缩数据。为编码数据，所述CMC将压缩算法应用于未经压缩数据块以产生经压缩数据块。所述CMC接着产生用于所述经压缩数据块的ECC数据(即，“内”ECC区段)，将所述内ECC区段附加到所述经压缩数据块，且产生用于所述经压缩数据块及所述内ECC区段的ECC数据(即，“外”ECC区段)。所述CMC接着有意地反转所述外ECC区段的规定多个字节(例如，在由芯片删除校正ECC机构存储在不同物理存储器芯片中的所述外ECC区段的部分中)。接着将所述外ECC区段附加到所述经压缩数据块及所述内ECC区段。

优先权主张

本申请案主张2016年9月15日申请且名为“在芯片删除校正存储器架构中提供存储器带宽压缩(PROVIDING MEMORY BANDWIDTH COMPRESSION IN CHIPKILL-CORRECTMEMORY ARCHITECTURES)”的序列号为15/266,723的美国专利申请案的优先权，所述专利申请案的内容的全文以引用的方式并入本文中。

技术领域

本发明的技术大体来说涉及存储器带宽压缩，且特定来说涉及在支持芯片删除校正错误校正码(ECC)机制的存储器架构中的存储器带宽压缩。

背景技术

随着在基于处理器的系统中执行的应用程序在复杂性及资源要求方面增加，缺少可用存储器带宽可能会对系统性能强加约束。如果对外部存储器的存取达到存储器带宽限制，那么可强制基于处理器的系统的存储器控制器将存储器存取请求排队。存储器存取请求的此排队可增加存储器存取的时延，这又可能会对基于处理器的系统的性能有负面影响。

为解决此问题，可使用存储器带宽压缩方案来通过减少由给定存储器存取消耗的带宽来实现存储器带宽节省。一些存储器带宽压缩方案利用压缩指示符(CI)，所述压缩指示符明确地指示从系统存储器读取或写入到系统存储器中的对应存储器块的压缩状态。为便于存取，CI可保存在由错误校正码(ECC)机制常规地用作用于错误检测及校正的ECC数据字的存储区域的存储器区域中。

一些存储器架构使用被称作芯片删除校正ECC机制的机制来提供错误校正。芯片删除校正ECC机制提供通过跨越多个物理存储器芯片分布ECC数据字位来检测并校正存储器装置内的多个位的故障的能力，使得任何单一存储器芯片的故障仅影响每数据字ECC位的子集。此芯片删除校正ECC机制可使得能够重构存储器内容而不管一个存储器芯片的完全故障。然而，芯片删除校正ECC机制还可能需要使用可消耗CI可能原本保存在其中的ECC存储区域的大部分的更强ECC保护方案。因此，在使用提供芯片删除校正ECC机制的存储器架构时期望用于提供给定存储器块的压缩状态的指示的替代机制。

发明内容

详细描述中所揭示的方面包含在芯片删除校正存储器架构中提供存储器带宽压缩。在一些方面中，一种压缩式存储器控制器(CMC)经配置以通过将规定错误样式引入到芯片删除校正错误校正码(ECC)位中以指示经压缩数据的存在且随后进行检测来隐式地存储压缩指示符(CI)的值。为编码待写入到系统存储器的数据，所述CMC首先将压缩算法应用于未经压缩数据块以产生经压缩数据块。比较所述经压缩数据块的大小与压缩阈值以确定所述未经压缩数据块内的所述数据是否经充分压缩。如果未经压缩数据块内的所述数据经充分压缩，那么所述CMC产生用于所述经压缩数据块的ECC数据(即，“内”ECC区段)。所述CMC将所述内ECC区段附加到所述经压缩数据块，且产生用于所述经压缩数据块及所述内ECC区段的ECC数据(即，“外”ECC区段)。所述CMC接着通过反转规定多个字节来在所述外ECC区段中有意地引起错误。举例来说，所述规定多个字节可经选择为由所述系统存储器的芯片删除校正ECC机制跨越多个通道及多个不同物理存储器装置存储的字节。接着将所述外ECC区段附加到所述经压缩数据块及所述内ECC区段，并存储在所述系统存储器中作为输出码字。