[发明专利]集成电路的晶圆级封装中的铜沉积

说明书

本发明公开一种电沉积组合物，其包含：(a)铜离子来源；(b)酸；(c)抑制剂；及(d)调平剂，其中该调平剂包含将联吡啶化合物与二官能基烷化剂反应而制备的季铵化联吡啶化合物、或季铵化聚(表氯醇)。该电沉积组合物可用于在半导体基板上以晶圆级封装形成铜特征，而在半导体组合件的凸块下结构上电沉积出铜凸块或柱体的方法。

相关申请的交叉引用

本发明要求在2016年9月22日提出的美国临时专利申请案序号第62/398,316号的权益，其主题以引用方式全部纳入此处。

技术领域

本发明总体而言涉及在制造电子电路时的铜电沉积，以及在晶圆级封装(WLP)应用中形成特征的镀敷浴调配物。

背景技术

为了充分利用越来越精细及密集的集成电路架构，现在还必须对半导体封装提供对应的超缩微化。对于此目的的结构要求为提高集成电路芯片中输入/输出传输引线的密度。

在覆晶封装中，引线包含在芯片正面上的凸块或柱体，更具体而言在芯片面对连接芯片电路的基板(如印刷电路板(PCB))的一侧上。

覆晶电路的输入及输出垫经常具有焊料凸块，该垫经由其与在芯片外部的电路，如PCB或另一集成电路芯片的电路电连接。焊料凸块由熔点相当低的贱金属及贱金属合金提供，其包含如铅、锡与铋的金属。还可使用贱金属与其他导电性金属的合金，如Sn/Ag合金。

在制造封装芯片时，凸块以球状熔融珠粒提供于所谓的垫的凸块下金属上，且可原地固化形成在芯片与外部电路之间交换电流的电连接器。除非在固化期间受到横向或垂直限制，否则焊料凸块通常采取球体形式。结果，在与凸块下金属或垫的界面处的电流的横切面面积可根据焊料凸块组合物对凸块下结构的润湿力而定。若对横向生长程度无外部限制，则凸块高度无法超过其横向尺寸，且随熔融焊料对凸块下金属的润湿力增加而相对该高度的凸块高度降低。因此，未限制焊料凸块的尺寸主要由熔融焊料的表面张力、焊料与凸块下金属之间的界面张力、及在操作该方法所使用的焊料输送机构时可控制焊料滴体积的程度所决定。

在集成电路芯片面上所形成的焊料凸块阵列中，这些因素可限制间距精细度，即阵列中紧邻凸块的中心之间的距离。

为了得到更精细的间距，现已尝试通过电沉积在凸块下金属上而取代焊料的铜凸块或柱体。然而，难以控制电沉积方法而提供具有所希望形态的铜柱体。虽然柱体主体的形状可通过将其局限在具有由介电材料形成的侧壁的孔穴内形成而决定，但柱体末端的形态仍不令人满意，例如过度凸起、过度凹陷、或不规则。

相较于提供焊料凸块，制造铜柱体会有生产力方面及生产力对制造成本的影响方面的其他缺点。虽然一旦输送头联结凸块下金属即可几乎立即输送一滴熔融焊料，但铜柱体的电沉积速率受电沉积电路中可得的最大电流密度限制。在商业实务中，电流密度受各种形态问题限制，其包括铜柱体末端的凸起、凹陷、及不规则形态问题；若电流密度上升超过限制值，依应用而定，例如约40安培/dm²，其相当于不大于约7微米/分钟的垂直生长速率，则问题加剧。

虽然铜凸块及柱体有优于锡/铅焊料凸块的重大优点，但小焊料珠粒仍被用于制程，以将凸块或柱体末端与外部电路，如PCB的电路轨迹黏结。然而，为了确保铜适当黏结焊料，并防止在可能因铜移动到焊料相中而造成的铜/焊料界面处形成柯肯达耳(Kirkendall)孔洞(即在各种待黏结合金的边界界面处形成的孔洞)，现在必须在凸块或柱体末端提供镍盖作为铜相与焊料相之间的屏障，如此增加制程的费用及复杂性。

发明内容

本发明在此描述一种电沉积晶圆级封装(WLP)特征的改良组合物及方法。对此目的特别有效的为一种方法，其中从包含铜离子来源、酸、调平剂、抑制剂、与加速剂的镀敷溶液沉积出特征，如凸块、柱体、或巨凸块。