[发明专利]用于具有紧凑指令编码的指令的处理器、方法、系统和指令转换模块

说明书

一方面的处理器包括解码单元，用于解码具有至少第一上下文的先前指令以及后续指令。后续指令以原始程序顺序在先前指令之后。解码单元用于使用先前指令的第一上下文来确定用于后续指令的第二上下文。处理器还包括执行单元，该执行单元与解码单元耦合。执行单元用于至少部分地基于第二上下文来执行后续指令。还公开了其他处理器、方法、系统和机器可读介质。

背景。

技术领域

本文中描述的实施例一般地涉及处理器。特别地，本文中描述的实施例一般地涉及用于执行具有紧凑指令编码的指令的处理器。

背景信息

处理器通常具有指令集，该指令集包括处理器本机能够解码和执行的各种不同类型的指令。指令集的指令可以表示宏指令、机器语言指令或其他这样的指令或控制信号。

指令集的每个指令可以具有以比特为单位的相应的长度。一些指令集是固定长度指令集，其中每个指令具有固定长度（例如，四个8比特字节）。其他指令集是可变长度指令集，其中指令的长度可以变化。通常，大多数指令具有范围从大约一至八个字节的长度。

每个指令的比特可以遵循指令编码或格式，该指令编码或格式确定如何将比特布置成一个或多个字段。例如，编码或格式可以指定字段的位置和每个字段的比特数。编码或格式确定处理器将如何解释指令的比特。

通常，每个指令具有操作代码或操作码，用于至少一方标识指令或操作（例如，作为特定算术或逻辑指令）。根据特定指令，一个或多个字段也可以被用于为指令的一个或多个源和/或目的地操作数指定一个或多个存储区域或位置。代表性地，许多数据处理指令具有至少一个源操作数和至少一个目的地操作数。每个字段通常倾向于增加指令的长度。

附图说明

通过参考被用于图示实施例的下面的描述和附图，可以最好地理解该发明。在附图中：

图1是处理器的实施例的框图。

图2是处理器的实施例的框图，该处理器可操作以执行后续指令的实施例，其隐含地指示先前指令的目的地寄存器将被重用作一个其源寄存器。

图3是处理器的实施例的框图，该处理器可操作以执行后续指令的实施例，该后续指令具有用于指定相对于先前指令的给定寄存器隐含地采用的偏移的字段，以便标识将由后续指令使用的寄存器。

图4是处理器的实施例的框图，该处理器可操作以执行后续指令的实施例，该后续指令具有用于指定相对于具有先前指令的给定寄存器的寄存器子集隐含地采用的偏移的字段，以便标识将由后续指令使用的寄存器。

图5是处理器的实施例的框图，该处理器可操作以执行后续指令的实施例，对于该后续指令，继承和/或重用先前指令的至少一些操作上下文是隐含的。

图6是指令编码的示例实施例的框图。

图7是未压缩指令和对应压缩指令的第一示例实施例的框图。

图8是未压缩指令和对应压缩指令的第二示例实施例的框图。

图9是具有用于将源指令集的指令翻译成目标指令集的指令的指令翻译单元的处理器的实施例的框图。

图10A是图示有序流水线的实施例和寄存器重命名乱序发布/执行流水线的实施例的框图。

图10B是处理器核心的实施例的框图，该处理器核心包括耦合到执行引擎单元的前端单元并且执行引擎单元和前端单元两者耦合到存储器单元。

图11A是单个处理器核心连同其去往管芯上互连网络的连接以及连同其2级（L2）高速缓存的本地子集的实施例的框图。

图11B是图11A的处理器核心的部分的扩展视图的实施例的框图。