[发明专利]3D半导体器件及结构

说明书

一种3D器件，所述器件包括：包括第一位单元阵列的第一层，所述第一位单元阵列包括三个独立的第一行；包括第二位单元阵列的第二层，所述第二位单元阵列包括三个独立的第二行，其中所述第二层覆盖所述第一层；以及至少三个垂直位线，所述至少三个垂直位线中的每个连接至相应的三个水平第一位线和三个水平第二位线，其中所述三个水平第一位线包括所述第一位单元阵列的控件，其中所述三个水平第二位线包括所述第二位单元阵列的控件，并且所述三个垂直位线中的每个可用于控制所述三个独立的第一行中的不同一行，或控制所述三个独立的第二行中的不同一行。

技术领域

本申请涉及集成电路(IC)器件和制造方法的一般领域，更具体来说，涉及多层或三维集成 存储器电路(3D存储器)和三维集成逻辑电路(3D逻辑)器件及其制造方法。

背景技术

在过去的40年中，集成电路(IC)的功能和性能大幅提升。这主要是由于“缩放”现象；即， IC中的元件尺寸(如横向和垂直尺寸等)随着每一代技术的发展而减少(“缩放”)。互补金属氧化物 半导体(CMOS)IC中有两类主要元件，即晶体管和电线。通过“缩放”，晶体管性能和密度通常得到 改善，这有助于前面提到的IC性能和功能的增加。然而，连接在一起的晶体管的导线(互连)在性 能上使“缩放”得到的性能劣化。如今的情况是导线主导了IC的性能、功能和功耗。

半导体器件或芯片的3D堆叠是解决导线问题的一种途径。通过将晶体管布置在3维而不是2 维(如20世纪90年代的情况)的情况下，IC中的晶体管可彼此靠近放置。这样可减少导线长度并降 低接线延迟。

有许多技术可用于构建3D堆叠的集成电路或芯片，这包括：

·硅通孔(TSV)技术：分别构造多层裸片。在此之后，这些裸片可彼此粘合并通过过硅通孔 (TSV)彼此连接。

·单片3D技术：利用这种方法，可进行单片构造多层晶体管和导线。在以下美国专利中描述 了一些单片3D和3D IC方法：8,273,610、8,557,632、8,298,875、8,642,416、8,362,482、8,378,715、 8,379,458、8,450,804、8,574,929、8,581,349、8,642,416、8,687,399、8,742,476、8,674,470、 8,803,206、8,902,663、8,994,404、9,021,414、9,023,688、9,030,858、9,117,749、9,219,005； 美国专利公开2011/0092030；以及未决的美国专利申请62/077,280、62/042,229、13/803,437、 61/932,617、14/607,077、14/642,724、62/139,636、62/149,651、62/198,126、62/239,931、62/246,054、 62/307,568、62/297,857、15/095,187、15/150,395、15/173,686、62/383,463、15/243,941、 PCT/US2016/052726、052726,15/494,525(WO2017053329)、62/406,376、62/432,575、62/440,720、 62/457,838、62/460,989、62/471,962、62/480,529、62/484,398、62/488,821、62/501,136、62/517,152、 62/523,760、62/530,173、62/535,265、62/539,054、62/549,952、15/333,138和15/344,562。上述专利、公开和申请的全部内容在此引入作为参考。

·光电技术：用于包括不同晶体层的集成单片3D在如下文献有记载，比如，美国专利8,283,215、 US 8,163,581、8,753,913、8,823,122、9,197,804；和美国专利公开14/461,539。上述专利、公 开和申请的全部内容在此引入作为参考。