[发明专利]在多电平非易失性存储器中实现一致的读取时间

说明书

系统、设备和方法可以提供从一组多电平非易失性存储器(NVM)单元读取下页、一个或多个中间页和最末页的技术，其中与下页相关联的下读取时间或与最末页相关联的最末读取时间中的一个或多个基本类似于与一个或多个中间页相关联的中间读取时间。

相关申请的交叉引用

本申请要求享有2016年12月30日提交的美国非临时专利申请No.15/395,062的优先权的权益。

技术领域

实施例总体上涉及存储器结构。

背景技术

多电平NAND型闪存存储器(“NAND存储器”)可以被组织成多个单元，每个单元包含数据的多个位。在这样的情况下，每个单元的位数量可以取决于在编程操作期间能够实现多少不同电压电平。例如，为了支持每个单元两个位，可以调用四个电压电平，以便在一和零的四种可能组合(11,01,00,10)之间做出区分。由于针对被提及的位所执行的电压电平比较的数量的原因，每个位可能具有显著不同的读取时间。例如，在以上示例中，第一(例如，最高有效)位可能涉及两次比较以便读取该位，而对于第二(例如，最低有效)位可能涉及仅一次比较。因此，读取第二位所花费的时间可能是读取第一位所花费的时间的两倍。

该变化可能给包含多电平NAND存储器的器件(例如，固态驱动器/SSD)以及包含该器件的系统(例如，服务器、主机、数据中心)带来挑战。例如，SSD可以使用传输缓冲器来存储正在根据“垃圾收集”策略而重新定位的数据。设计传输缓冲器以支持最长读取时间可能会增大传输缓冲器的尺寸，这继而可能对性能和成本带来负面影响。类似地，可以设定诸如主机处理器内的多线程读取队列之类的服务器资源的尺寸以支持最长的读取时间，这可能进一步降低性能并提高成本。

附图说明

通过阅读以下说明书和所附权利要求并参考以下附图，实施例的各种优点将对本领域的技术人员变得显而易见，在附图中：

图1是根据实施例的三电平单元(TLC)架构和四电平单元(QLC)架构的示例的图示；

图2是根据实施例的操作芯片控制器设备的方法的示例的流程图；

图3和图4是根据实施例的QLC编码方案的示例的图示；以及

图5是根据实施例的计算系统的示例的框图。

具体实施方式

诸如NAND存储器的多电平非易失性存储器(NVM)可以被组织成多个单元，其中每个单元包含数据的多个位。为了在可能的位组合之间做出区分，可以使用各种电压电平。例如，可能根据以下表I对每个单元的两个位进行编程和读取。