[发明专利]用于高速存储器子系统的脉冲扩展器时钟发生器电路和方法

权利要求书

1.一种存储器装置，包括：

存储器，被配置为接收存储器时钟；以及

单级逻辑门，被配置为从参考时钟产生所述存储器时钟，所述存储器时钟是门控时钟并且具有比所述参考时钟更宽的脉冲宽度，其中所述单级逻辑门包括被配置为上拉所述存储器时钟的上拉电路，以及被耦合以下拉所述存储器时钟的下拉电路，其中所述上拉电路和所述下拉电路被配置为由所述参考时钟、经延迟参考时钟和选通信号控制，并且所述单级逻辑门还被配置为：响应于所述选通信号的一个逻辑状态，使能所述参考时钟和所述经延迟参考时钟以控制所述上拉电路和所述下拉电路，并且响应于独立于所述参考时钟和所述经延迟参考时钟的所述选通信号的另一逻辑状态，使能所述上拉电路和所述下拉电路中的一个。

2.根据权利要求1所述的存储器装置，还包括延迟电路，被配置为从所述参考时钟生成所述经延迟参考时钟。

3.根据权利要求1所述的存储器装置，还包括锁存器，被配置为产生所述选通信号，所述锁存器还被配置为用所述参考时钟的后沿来锁存所述选通信号。

4.一种存储器装置，包括：

存储器，被配置为接收存储器时钟；以及

单级逻辑门，被配置为从参考时钟产生所述存储器时钟，所述存储器时钟是门控时钟并且具有比所述参考时钟更宽的脉冲宽度，其中所述单级逻辑门包括被配置为上拉所述存储器时钟的上拉电路，以及被耦合以下拉所述存储器时钟的下拉电路，其中所述上拉电路和所述下拉电路被配置为由所述参考时钟、经延迟参考时钟和选通信号控制，并且所述单级逻辑门包括存储器时钟输出，所述存储器时钟输出被配置为将所述存储器时钟提供到所述存储器，所述上拉电路被耦合在所述存储器时钟输出与电压轨之间，并且所述下拉电路被耦合在所述存储器时钟输出与电压返回轨之间。

5.根据权利要求4所述的存储器装置，其中所述上拉电路包括被耦合在所述存储器时钟输出与所述电压轨之间的第一串联上拉晶体管和第二串联上拉晶体管，所述第一串联上拉晶体管被配置为由所述参考时钟控制并且所述第二串联上拉晶体管被配置为由经延迟参考时钟控制，并且其中所述下拉电路包括每个被耦合在所述存储器时钟输出与所述电压返回轨之间的第一并联下拉晶体管和第二并联下拉晶体管，所述第一并联下拉晶体管被配置为由所述参考时钟控制，并且所述第二并联下拉晶体管被配置为由所述经延迟参考时钟控制。

6.根据权利要求5所述的存储器装置，其中所述上拉电路还包括第三上拉晶体管，所述第三上拉晶体管与所述第一串联上拉晶体管和所述第二串联上拉晶体管并联耦合在所述存储器时钟输出与所述电压轨之间，并且其中所述下拉电路还包括第三下拉晶体管，所述第三下拉晶体管与所述存储器时钟输出与所述电压返回轨之间的所述第一并联下拉晶体管和所述第二并联下拉晶体管串联耦合，所述第三上拉晶体管和所述第三下拉晶体管的每个都是由选通信号控制。

7.一种电子装置，包括：

处理器；

存储器，被耦合到所述处理器，所述存储器被配置为接收存储器时钟；以及

单级逻辑门，被配置为从参考时钟产生所述存储器时钟，所述存储器时钟是门控时钟并且具有比所述参考时钟更宽的脉冲宽度，其中所述单级逻辑门包括被配置为上拉所述存储器时钟的上拉电路，以及被耦合以下拉所述存储器时钟的下拉电路，其中所述上拉电路和所述下拉电路被配置为由所述参考时钟、经延迟参考时钟和选通信号控制，并且所述单级逻辑门还被配置为：响应于所述选通信号的一个逻辑状态，使能所述参考时钟和所述经延迟参考时钟以控制所述上拉电路和所述下拉电路，并且响应于独立于所述参考时钟和所述经延迟参考时钟的所述选通信号的另一逻辑状态，使能所述上拉电路和所述下拉电路中的一个。

8.根据权利要求7所述的电子装置，还包括延迟电路，被配置为从所述参考时钟生成所述经延迟参考时钟。

9.根据权利要求7所述的电子装置，还包括锁存器，被配置为生成所述选通信号，所述锁存器还被配置为利用所述参考时钟的后沿来锁存所述选通信号。