[发明专利]用于高速存储器子系统的脉冲扩展器时钟发生器电路和方法

说明书

所提供的装置包括存储器。存储器被配置为接收存储器时钟。该装置还包括单级逻辑门，其被配置为从参考时钟生成存储器时钟。存储器时钟是门控时钟。附加地，存储器时钟具有比参考时钟更宽的脉冲宽度。在示例中，单级逻辑门包括：被配置为上拉存储器时钟的上拉电路，以及被耦合以下拉存储器时钟的下拉电路。在示例中，上拉电路和下拉电路被配置为由参考时钟、经延迟参考时钟和选通信号控制。示例还包括延迟电路，其被配置为从参考时钟生成经延迟参考时钟。示例还包括被配置为生成选通信号的锁存器。

相关申请的交叉引用

本申请要求于2016年12月6日提交的名称为“A PULSE-STRETCHER CLOCKGENERATOR CIRCUIT AND METHODS FOR HIGH SPEED MEMORY SUBSYSTEMS”的美国专利申请No.15/370,892的优先权，其全部内容通过引用明确并入本文。

技术领域

本公开一般涉及存储器系统，更具体地，涉及脉冲扩展电路系统。

背景技术

一些存储器设备可以在存储器的输入路径中使用脉冲锁存器来改善性能。在存储器的输入路径中使用脉冲锁存器导致最小的脉冲宽度要求，以便跨器件的管芯存在时钟信号变化的情况下锁存器可以被写入。

在CPU级别2或级别3高速缓存中，高速缓存访问和高速缓存写入可以是多周期操作。通常可以放松存储器周期时间。附加地，与CPU架构一起被使用的存储器时钟可以是脉冲时钟。随着时钟频率增加，最小脉冲宽度要求可能开始限制被用于产生存储器时钟的最大系统时钟(例如，CPU时钟)频率。

发明内容

以下呈现一个或多个方面的简要概述，以便提供对这些方面的基本理解。该概述不是对所有预期方面的广泛概述，并且既不旨在标识所有方面的关键或重要元件，也不旨在描绘任何或所有方面的范围。其唯一目的是以简化形式呈现一个或多个方面的一些概念，作为稍后呈现的更详细描述的序言。

在本公开的一个方面，提供了一种存储装置。存储装置可包括存储器。存储器可以被配置为接收存储器时钟。存储装置还可以包括单级逻辑门。单级逻辑门可以被配置为从参考时钟生成存储器时钟。存储器时钟可以是门控时钟，并且具有比参考时钟更宽的脉冲宽度。

在本公开的一个方面，提供了一种装置。该装置可包括处理器。该装置还可以包括存储器。存储器可以被配置为接收存储器时钟。存储器装置还可以包括单级逻辑门。单级逻辑门可以被配置为从参考时钟生成存储器时钟。存储器时钟可以是门控时钟，并且具有比参考时钟更宽的脉冲宽度。

在本公开的一个方面，提供了一种存储器装置。存储器装置可以包括用于存储被配置为接收存储器时钟的数据的部件。存储器装置可以包括用于在单个逻辑门级中从参考时钟生成存储器时钟的部件。存储器时钟可以是门控时钟，并且可以具有比参考时钟更宽的脉冲宽度。

为了实现前述目的和相关目的，一个或多个方面包括在下文中充分描述并在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个方面的某些说明性特征。然而，这些特征仅指示可以采用各个方面的原理的各种方式中的一些，并且该描述旨在包括所有这些方面及其等同物。

附图说明

图1是图示时钟信号的图表的图；

图2是图示钟控存储器系统的框图；

图3是图示在栅极和个体晶体管级处的CGC的图；

图4是图示另一钟控存储器系统的另一框图；

图5是图示另一钟控存储器系统的另一框图；

图6是图示根据所提出的系统和方法的在栅极和个体晶体管级的脉冲加长CGC的图；