[发明专利]具有存储器栅极和源极线加扰的非易失性存储器阵列

说明书

一种存储器设备，包括以行和列布置的存储器阵列。存储器阵列可以具有耦合在存储器阵列的同一列中的至少四个非易失性存储器(NVM)单元，其中每个NVM单元可以包括存储器栅极。至少四个NVM单元中的第一和第二NVM单元可以共享第一源极区，并且第三和第四NVM单元可以共享第二源极区。第一和第二NVM单元的存储器栅极可以彼此不电耦合，并且第一和第二源极区可以彼此不电耦合。第一和第二源极区中的每一个可以与存储器阵列中同一列的至少另一源极区电耦合。

优先权

本申请是于2017年3月28日提交的第15/471,418号美国非临时申请的国际申请，其要求于2016年12月8日提交的第62/431,582号美国临时申请在35 U.S.C.§119(e)下的优先权和权益，所有申请通过引用以其整体并入本文。

技术领域

本公开大体上涉及非易失性存储器(NVM)设备，更具体地，涉及对源极线和存储器栅极线进行分组和连接以减少编程干扰的影响的方法和实施例。

背景

即使在工作电源不可用时仍保留其数据的存储器被归类为非易失性存储器。非易失性存储器的示例是nvSRAM、铁电RAM(F-RAM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储(EEPROM)和闪存。一些存储器阵列利用可包括电荷俘获层的栅极结构和晶体管。电荷俘获层可以被编程为基于施加到存储器阵列或被存储器阵列接收的电压来储存数据。这类存储器可用于电力被移除后或工作期间电力中断时必须存储关键数据的应用中。

附图简述

本公开在附图的图中通过示例而非通过限制的方式进行说明。

图1是图示了根据本主题的一个实施例的NVM系统的示意图；

图2A是图示了根据本主题的一个实施例的NVM单元(两个晶体管存储器单元)的示意图；

图2B是图示了根据本主题的另一实施例的NVM单元(分栅存储器单元，split gatememory cell)的示意图；

图3A是图示了根据本主题的一个实施例的NVM对(两个晶体管存储器单元)的示意图；

图3B是图示了根据本主题的另一实施例的NVM对(分栅存储器单元)的示意图；

图4是图示了NVM对中的编程干扰的示意图；

图5是图示了根据本主题的一个实施例的NVM阵列的示意图；

图6是图示了根据一个实施例的包括存储栅极(MG)线加扰的NVM阵列的一部分的示意图；

图7是图示了根据一个实施例的包括源极线(SL)加扰的NVM阵列的一部分的示意图；

图8A是图示了根据一个实施例的包括MG线和SL加扰的NVM阵列的一部分的示意图；

图8B是图示了根据本主题的一个实施例的NVM单元的一列的一部分的示意图；

图8C是图示了MG线连接布线的一个实施例的示意图。

图9是图示了根据一个实施例的包括MG线和SL加扰的NVM阵列的一部分的示意图；

图10是图示了根据本主题的一个实施例的NVM系统的示意图；以及

图11是说明了根据本主题的一个实施例的NVM阵列或系统的编程操作的流程图。

详细描述