[发明专利]柱状半导体装置的制造方法

说明书

柱状半导体装置的制造方法包括如下工序：形成包围在Si柱6b上通过外延结晶生长而形成的P+层38a、N+层38b、8c的侧面的圆带状的SiO2层及在包围所述SiO2层的外周部形成AlO层51，以所述AlO层51为掩模，对圆带状的SiO2层进行蚀刻而形成圆带状的接触孔，在所述接触孔埋入W层52c、52d、52e，由此形成圆带状的W层52c、52d、52e(包括缓冲导体层)，所述圆带状的W层52c、52d、52e(包括缓冲导体层)与P+层38a、N+层38b、8c的顶部的侧面相接且在俯视时为等宽度。

本申请主张基于2016年12月28日提出申请的国际申请PCT/JP2016/089129号的优先权。成为本申请的基础的专利申请的公开内容通过参照而整体包含于本申请中。

技术领域

本发明是涉及一种柱状半导体装置的制造方法。

背景技术

近年来，在大规模集成电路(Large Scale Integration，LSI)中使用三维结构晶体管。其中，作为柱状半导体装置的环绕式栅极晶体管(Surrounding Gate Transistor，SGT)作为提供高集成的半导体装置的半导体元件受到关注。另外，要求具有SGT的半导体装置的进一步高集成化、高性能化。

在通常的平面(planar)型金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管中，沟道在沿半导体基板的上表面的水平方向上延伸。相对于此，SGT的沟道在相对于半导体基板的上表面垂直的方向上延伸(例如，参照专利文献1、非专利文献1)。因此，与平面型MOS晶体管相比，SGT可实现半导体装置的高密度化。

在图10中示出N沟道SGT的示意结构图。在具有P型或i型(本征型)的导电型的Si柱200(以下将硅半导体柱称为“Si柱”)内的上下位置，形成有当一者成为源极时，另一者成为漏极的N⁺层101a、101b(以下将以高浓度包含施体杂质的半导体区域称为“N⁺层”)。所述成为源极、漏极的N⁺层101a、101b间的Si柱200的部分成为沟道区域202。以包围所述沟道区域202的方式形成栅极绝缘层203。以包围所述栅极绝缘层203的方式形成栅极导体层104。在SGT中，成为源极、漏极的N⁺层101a、101b、沟道区域202、栅极绝缘层203、栅极导体层104整体呈柱状形成。因此，在俯视时，SGT的占有面积相当于平面型MOS晶体管的单一的源极或漏极N⁺层的占有面积。因此，与具有平面型MOS晶体管的电路芯片相比，具有SGT的电路芯片可实现芯片尺寸的进一步缩小化。

在图10所示的SGT中，要求成为源极、漏极的N⁺层101a、101b的低电阻化。通过N⁺层101a、101b的低电阻化，可实现使用SGT的电路的低功耗化、高速化。

现有技术文献

专利文献

专利文献1：日本专利特开平2-188966号公报

非专利文献

非专利文献1：高户博(Hiroshi Takato)、须之内一正(Kazumasa Sunouchi)、冈部直子(Naoko Okabe)、仁田山晃宽(Akihiro Nitayama)、稗田克彦(Katsuhiko Hieda)、堀口文男(Fumio Horiguchi)及(and)舛冈富士雄(Fujio Masuoka)：“IEEE会刊：电子器件(IEEETransaction on Electron Devices)”,Vol.38,No.3,pp.573-578(1991)