[发明专利]数字锁相环内部的杂波频率估计

说明书

提供了被配置为消除锁相环(PLL)系统中的杂波的系统和方法。被配置为消除PLL系统中的杂波的方法包括：从PLL系统接收PLL信号；基于接收到的PLL信号确定接收到的PLL信号中的杂波的估计杂波频率；以及基于估计杂波频率消除接收到的PLL信号中的杂波。

技术领域

本公开涉及诸如3GPP、4G、LTE、和5G的无线通信以及用于诸如WiFi、802.11ac、802.11ax的标准的无线局域网(WLAN)通信系统的领域，尤其涉及用于减少这些系统中的锁相环(PLL)中的杂波的影响的方法和装置。

背景技术

锁相环(PLL)被广泛地用在通信系统(用于频率合成、载波与时钟和数据恢复的同步)、雷达系统、数字系统音调解码器和高速微处理器中的时钟树、视频信号和很多其他应用中。PLL通常以数字锁相环(DPLL)的形式用在数字信号处理系统中。PLL在现代通信设备中的一个主要应用是在执行频率生成的频率合成器中。频率生成是在发射机和接收机二者中执行的重要功能，用于基带和RF信号的精确频率变换。

杂波(spur)是会劣化频率合成器的性能从而劣化设备的性能的意外信号。例如，在发射机中，频率合成器通常必须被设计为处理用于频谱屏蔽抑制的低杂散发射并保持适当的符号构造，以降低误差向量幅度(EVM)。对于接收机，频率合成器还必须展现出低杂散生成，以在避免诸如相互混频之类的效应的同时对期望信号进行下转换并保持可接受的信噪比。低杂散输出在载波和数据恢复电路中也是很重要的，其中，恢复出的载波的信噪比在载波和数据恢复电路中是重要的。本文描述的实施例涉及控制数字PLL中的杂散输出的方法。

附图说明

下面，将仅通过示例描述电路、装置、和/或方法的一些示例。在上下文中，将参考附图。

图1示出了包括频率生成系统的示例性PLL架构，其中，该频率生成系统具有确定估计杂波频率的杂波频率估计电路。

图2示出了包括频率生成系统的另一示例性DPLL架构，其中，该频率生成系统具有确定估计杂波频率的杂波频率估计电路。

图2A描绘了相位误差信号的数字快速傅里叶变换(DFT)，以示出由图2的杂波频率估计电路中的示例处理电路执行的分析。

图3示出了概述用于估计用于消除PLL中的杂波的杂波频率的示例方法的流程图。

图4示出了根据所描述的各个方面的包括PLL系统的示例用户装备设备，其中，该PLL系统包括反杂波系统。

具体实施方式

接收机或发射机系统中的大多数常见杂波来源之一在PLL子系统中。杂波可以由除法器电路或分数除法器电路在PLL子系统中生成。杂波也可以在VCO或数字控制振荡器(NCO)、相位检测器、和/或时间数字转换器(TDC)中生成。已经在参考信号上的输入杂波(称为参考杂波)也会导致PLL杂波。杂波可以被从电源注入到PLL系统。这些杂波在电子设备采用(需要通常会在电源线上产生杂波的开关的)DC到DC转换器时更常见。通常，杂波由PLL中会导致轻微的过度校正或不足校正周期出现的某些机构创建。利用数字系统和数字PLL，杂波还会由量化效应和取整误差导致。

已经存在用于减轻杂波的各种方法，例如，增大设备的分辨率或增加抖动信号以打破周期性。但是，增大数字设备的分辨率需要更大的功率和芯片面积，并且不总是会影响杂波。抖动技术仅在某些情况下可用，并且大部分情况下也不能减少杂波。另外，抖动实际上会将伪随机噪声注入到环路中以打破周期性，因此任何杂波减少都是以增加噪声基底为代价的。其他尝试在发送或接收链中包括陷波滤波器，这由于需要高度选择而难以实现。另外，陷波滤波器不容易被调谐到不同的频率，而这在合成器的工作条件改变时是必需的。