[发明专利]半导体器件

说明书

在一实施方式的半导体器件中，将构成模拟电路的场效应晶体管形成于其上的SOI衬底的半导体层的厚度设置为2nm以上且24nm以下。

技术领域

本发明涉及半导体器件，例如涉及有效适用于含有形成于SOI(Silicon OnInsulator，绝缘体上硅)衬底上的场效应晶体管的半导体器件的技术。

背景技术

日本特开2009-135140号公报(专利文献1)记载了如下技术：可同时实现含有形成于SOI衬底的第1场效应晶体管的逻辑电路的高速动作、和含有形成于SOI衬底的第2场效应晶体管的存储器电路的稳定动作。

日本特开2013-84766号公报(专利文献2)记载了有关形成于SOI区域的第1场效应晶体管、和形成于体区域(bulk region)的第2场效应晶体管并存的半导体器件的技术。

日本特开2013-219181号公报(专利文献3)记载了有关形成于SOI区域的第1场效应晶体管和形成于体区域的第2场效应晶体管并存的半导体器件的技术。

日本特开2016-18936号公报(专利文献4)记载了对形成于SOI衬底的场效应晶体管的栅极绝缘膜使用高介电常数膜的技术。

日本特开2012-29155号公报(专利文献5)记载了在SOI衬底上形成模拟电路和数字电路的技术。

现有技术文献

专利文献

专利文献1:日本特开2009-135140号公报

专利文献2:日本特开2013-84766号公报

专利文献3:日本特开2013-219181号公报

专利文献4:日本特开2016-18936号公报

专利文献5:日本特开2012-29155号公报

发明内容

例如，为了减少半导体器件的耗电，降低构成半导体器件的场效应晶体管的驱动电压具有效果。此处，为了降低场效应晶体管的驱动电压，使用所谓的“薄型BOX-SOI(SOTB：Silicon On Thin Buried oxide：薄氧化埋层覆硅)技术”具有效果。另一方面，半导体器件含有数字电路、模拟电路等。并且，本发明人研究的结果表明：尤其是在对模拟电路使用“SOTB技术”的情况下，为了改善构成模拟电路的场效应晶体管的特性，需要对其结构和/或使用方法等进行各种设计研究。

其他问题和新的特征将通过本说明书的记载及附图得以明确。

在一实施方式的半导体器件中，将构成模拟电路的场效应晶体管形成于其上的SOI衬底的半导体层的厚度设为2nm以上且24nm以下。

发明效果

根据一实施方式，能够提高半导体器件的特性，并实现半导体器件的低耗电化。

附图说明

图1是表示使用了场效应晶体管和恒流源的模拟放大电路的一例的图。

图2是说明图1所示的模拟放大电路的增益(放大率)依存于场效应晶体管的饱和特性的图。

图3是说明图1所示的模拟放大电路的增益(放大率)依存于场效应晶体管的饱和特性的图。

图4是说明在形成于埋入绝缘层上的厚度较厚的半导体层上形成栅电极的栅极长度较长的场效应晶体管的情况下，难以发生场效应晶体管的饱和特性的劣化的机制的图。

图5是说明在形成于埋入绝缘层上的厚度较厚的半导体层上形成栅电极的栅极长度较短的场效应晶体管的情况下发生饱和特性的劣化的机制的图。