[发明专利]不可校正ECC

说明书

本发明公开应用智能算法以通过利用过多的过量配置来处理ECC错误的NAND装置、固件、系统、方法及装置。在一些实例中，当过量配置块的量超过预定阈值时，可实施第一ECC块错误处理模式，并且当所述过量配置块等于或小于所述预定阈值时，可利用第二ECC块错误处理模式。

背景技术

通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。

易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等等。

非易失性存储器可在未被供电时保持所存储数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)或3D XPoint^TM存储器等等。

快闪存储器用作广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性及低功耗的单晶体管浮动栅极或电荷阱存储器单元的一或多个群组。

两种常见类型的快闪存储器阵列架构包含NAND及NOR架构，所述架构以每一者的基本存储器单元配置所布置的逻辑形式来命名。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的行中的每个浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的列中的每一存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的串中的每一存储器单元的漏极以源极到漏极方式一起串联耦合在源极线与位线之间。

NOR及NAND架构半导体存储器阵列均通过解码器来存取，所述解码器通过选择耦合到特定存储器单元的栅极的字线来激活特定存储器单元。在NOR架构半导体存储器阵列中，一旦被激活，选定存储器单元便将其数据值置于位线上，从而根据特定单元经编程的状态而使不同电流流动。在NAND架构半导体存储器阵列中，将高偏置电压施加于漏极侧选择栅极(SGD)线。以指定传递电压(例如，Vpass)驱动耦合到每一群组的未选定存储器单元的栅极的字线，以使每一群组的未选定存储器单元作为传递晶体管操作(例如，以不受其所存储数据值限制的方式传递电流)。电流随后从源极线通过每个串联耦合的群组流动到位线，仅受每个群组中的选定存储器单元限制，从而使选定存储器单元的当前编码数据值置于位线上。

NOR或NAND架构半导体存储器阵列中的每个快闪存储器单元可以被单独地或共同地编程到一或多个编程状态。举例来说，单层级单元(SLC)可表示两个编程状态(例如，1或0)中的一个，从而表示一个数据位。

然而，快闪存储器单元还可表示多于两个经编程状态中的一个，从而允许在不增加存储器单元数目的情况下制造较高密度的存储器，因为每个单元可表示多于一个二进制数字(例如，多于一个位)。此类单元可被称为多状态存储器单元、多数字单元或多层级单元(MLC)。在某些实例中，MLC可指每单元可存储两个数据位(例如，四个编程状态中的一个)的存储器单元，三层级单元(TLC)可指每单元可存储三个数据位(例如，八个编程状态中的一个)的存储器单元，且四层级单元(QLC)可每单元存储四个数据位。MLC在本文中以其较广泛情形使用，可指每单元可存储多于一个数据位(即，可表示多于两个编程状态)的任何存储器单元。

传统存储器阵列是布置于半导体衬底的表面上的二维(2D)结构。为了增加给定区域的存储器容量且降低成本，已减小个别存储器单元的大小。然而，个别存储器单元大小的减小存在技术限制，因此2D存储器阵列的存储器密度也存在技术限制。作为响应，正开发三维(3D)存储器结构，例如3D NAND架构半导体存储器装置，以进一步增加存储器密度且降低存储器成本。