[发明专利]半导体存储装置及其数据读出方法

说明书

本发明提供一种半导体存储装置及其数据读出方法。该半导体存储装置包括列选择电路，基于列选择信号YS在从页缓冲器100读出的数据中选择n位数据，将选择的数据输出至n位数据总线40；差动感测放大器30，回应激活信号SAE以感测数据总线40的n位的数据；输出电路60，回应与外部供给的串列时脉信号SCLK同步的时脉信号PSCCLK，从差动感测放大器30所感测的n位的数据选择m位的数据，将选择的m位的数据从输出端子输出；验证电路100，比较差动感测放大器30A感测的数据与从输出电路60输出的数据，以验证读出数据的正误。

技术领域

本发明是有关于半导体存储装置的数据读出方法，特别是有关于具有串列界面功能的NAND型闪存的读出数据的验证方法。

背景技术

NAND型闪存中以页单位进行数据读出及编程，这些页数据存储于页缓冲器。揭示于专利文件1的闪存，具有将存储于页缓冲器的数据以第1位宽度传送的第1模式与以第2位宽度传送的第2模式，且对应于多的动作模式。

[背景技术文件]

[专利文件]

[专利文件1]特开2012-253591号公报

发明内容

[发明要解决的问题]

NAND闪存中，搭载有通过少数端子以串列输入/输出数据的串列界面。串列界面中，例如有以8位的命令码及24位的地址为标准的串列周边界面(SPI)。于搭载有SPI的NAND型闪存，从外部接收串列时脉信号，并且同步于这串列时脉信号以进行数据、地址或命令等的输入/输出。

图1概略显示搭载有串列界面功能的NAND型闪存的串列读出动作。于读出动作中，依据行地址(row address)而选择存储单元阵列的页，选择页的数据“0”或“1”被保持于页缓冲器10。

页缓冲器10，例如，可包括在内部的2段的栓锁电路，用以进行数据的管线(Pipeline)处理。列解码器(column decoder)20，解码列地址(column address)CA并且通过驱动器22将列选择信号YS输出至列选择电路(column select circuit，未图示)，前述列选择信号YS是用以从页缓冲器10所保持的页数据中选择n位的数据。列选择电路通过列选择信号YS，从页缓冲器10的栓锁电路所保持的页数据中选择n位的数据，且所选择的n位的数据作为“0”、“1”的差动数据而输出至数据总线40的位线对BT/BB。

n位的位线对BT/BB连接至n个差动感测放大器30，且n个差动放大器30通过来自时序控制电路50的n个激活信号SAE而分别被激活。当被激活时，差动放大器30感测位线对BT/BB的差动数据。通过差动放大器30所感测到的n位的数据会被带进输入/输出电路60。

输入/输出电路60包括由m个正反器(flip-flop)连接而成的并列/串列转换电路；并列/串列转换电路回应内部时脉信号PSCCLK，将从通过差动放大器30所感测的n位的数据中所选择得的m位的数据并列输入且将其转换为串列数据。转换后的串列数据通过驱动器62从m位的输入/输出端子I/O输出至外部。

从外部对SCK端子供给串列时脉信号SCLK，且通过接收器70将串列时脉信号SCLK供给时序控制电路50及列解码器20。时序控制电路50基于串列时脉信号SCLK，产生与其同步的时脉信号PSCCLK，又产生与串列时脉信号SCLK非同步的激活信号SAE。