[发明专利]一种CPLD-FPGA版本、阶段信息三状态显示模块化实现方法

说明书

本发明公开了一种CPLD‑FPGA版本、阶段信息三状态显示模块化实现方法，所述方法通过FSM控制LED的显示状态，每个LED显示三种信息状态：常灭、定频闪烁以及常亮三种状态，通过LED显示状态的组合，显示服务器的CPLD‑FPGA阶段信息和版本信息。本发明方法在已有CPLD/FPGA基础上增加了服务器LED阶段版本显示模块，不会增加额外的CPLD/FPGA芯片，因此不会增加硬件成本；克服了阶段版本同时显示与LED数目有限的矛盾，避免了LED数目增加所造成的硬件成本的增加；同时模块化设计方案增加了代码的移植能力，可以根据项目需求应用于不同项目中，可以有效解决由于LED数目有限造成不能同时显示阶段版本信息的问题，同时为解决不同项目中LED数目不一致和点亮LED有效电平不一致的问题。

技术领域

本发明涉及服务器CPLD/FPGA技术领域，具体涉及一种CPLD-FPGA版本、阶段信息三状态显示模块化实现方法服务器CPLD/FPGA。

背景技术

在服务器系统中，通常通过CPLD/FPGA芯片控制整个服务器的上、下电时序控制，LED指示控制、通信控制、按键检测及掉电检测等，为方便设计者与测试者明确服务器所处的阶段信息、版本信息，通常通过专门LED进行显示。

服务器上通过LED来显示服务器所处的阶段信息与版本信息，但一般使用3个或4个LED，阶段一般分为EVT（Engineering Verification Test，工程验证测试）、DVT（DesignVerification Test ，设计验证测试）、PVT（Pilot-run Verification Test，小批量过程验证测试），版本由所处的阶段因设计更新又往往包含多个版本，传统设计中，通过LED亮灭控制指示状态信息，每个LED仅能表示两个状态，即指示阶段信息至少需要两个LED，剩下只有1个或2个LED用于显示版本信息，所以，LED无法同时显示阶段信息与版本信息，这显然是不能满足项目需求的。在现有设计中通常牺牲信息资源，只显示版本信息，这样4个LED的话，可实现24个版本的显示，但这种方案牺牲了阶段信息的显示，是一种折中设计；如要满足需求的前提下，实现同时显示阶段信息与版本信息就要增加LED个数，这就意味着使用更多的硬件成本与板卡面积，这在高密度的板卡设计中通常是不允许的。同时，根据项目需求不同，显示阶段信息与版本信息的LED通常也不同，通常为3个或4个LED，在不同设计中，通常通过修改底层模块的Verilog代码来满足不同的设计需求，降低了代码的移植性，同时增加了错误几率。

发明内容

本发明要解决的技术问题是：针对上述问题，本发明提供一种CPLD-FPGA版本、阶段信息三状态显示模块化实现方法。

本发明所采用的技术方案为：

一种CPLD-FPGA版本、阶段信息三状态显示模块化实现方法，所述方法通过FSM(FiniteState Machine,有限状态机)控制LED的显示状态，每个LED显示三种信息状态：常灭、定频闪烁以及常亮三种状态，通过LED显示状态的组合，显示服务器的CPLD-FPGA阶段信息和版本信息。解决了LED数量有限和CPLD-FPGA阶段、版本信息同时显示的矛盾。

所述LED的数目为3或4个，其中，一个LED显示服务器EVT、DVT、PVT阶段信息，剩余的LED显示版本信息。如果剩下3个LED，就可以显示3*3=27个版本信息，如果剩下2个LED，就可以显示3*2=9中版本信息。

所述方法通过顶层例化模块及定义端口，实现模块化设计，提高了该功能模块的应用性，方便版本信息等显示模块在不同项目中的应用。

所述方法采用参数化端口设计，增加代码的移植能力。

所述参数化端口设计，通过参数定义LED个数实现同一版代码能够兼容3个或4个LED，使不同设计中，即使对LED数目要求不同时，也无需修改代码而直接应用。