[发明专利]一种异步格雷码计数器

说明书

本发明公开了一种异步格雷码计数器，包括顺序相连的标志信号产生电路和触发器级联电路。所述标志信号产生电路的D触发器的反相输出端既连接自身的正相输入端，也连接所述触发器级联电路的第一级D触发器的时钟输入端。所述D触发器包括两个串联的、受控条件相异的锁存器。触发器级联电路实现基本格雷码计数功能。利用本发明给出的电路，可以有效解决同步格雷码计数器面积大功耗高的现象，并与异步二进制计数器相比提高了电路的稳定性和可靠性。

技术领域

本发明涉及一种异步格雷码计数器电路及其工作方法，可用于需要实现格雷码计数功能，且有低功耗、小面积要求的集成电路设计中。

背景技术

计数器电路是集成电路设计中经常用到的最基本电路之一。按照时钟输入方式的不同，可分为同步计数器和异步计数器。同步计数器较异步计数器而言电路控制逻辑相对复杂，晶体管数量较多并且计数器面积较大。且同步计数器中所有触发器都工作在计数时钟，所以功耗较大。异步计数器电路通常只有第一级触发器工作在计数时钟，功耗相对较小。

格雷码属于可靠性编码，是一种错误最小化的编码，它大大减少了由一个状态到下一个状态时电路中的混淆。由于这种编码相邻的两个码组之间只有一位不同，因而在用于模数转换中，当模拟量发生微小变化而可能引起数字量发生变化时，格雷码仅改变一位。这样与其它编码同时改变两位和多位的情况相比更为可靠。即可减少出错的可能性，这就允许代码电路能以较少的错误在较高的速度下工作。

中国实用新型专利CN202357135U，公开了一种格雷码计数器装置，至少包括累加器和计数器，其中累加器是使用组合电路实现的，其编码类型为格雷编码，而计数器是使用寄存器时序电路实现，累加器连接于计数器，并且计数器会反馈输出到累加器的输入，累加器把当前计数器的值在格雷码域作累加处理之后将处理结果输出至计数器保存，如此不需要二进制与格雷码的互换。

然而，上述格雷码计数器依然存在功耗大、面积大，并且工作性能不稳定的缺点。

发明内容

为解决以上问题，本发明提供了一种异步格雷码计数器，目的是为了克服现有同步格雷码计数器的功耗大、面积大，同时提高了异步二进制计数器的稳定性。

本发明的技术方案如下：

一种异步格雷码计数器，所述异步格雷码计数器包括顺序相连的标志信号产生电路和触发器级联电路。

优选的，所述标志信号产生电路和触发器级联电路均采用D触发器。

优选的，所述标志信号产生电路采用一个上升沿D触发器，而触发器级联电路采用串联的一个或者多个上升沿D触发器。

优选的，所述D触发器包括两个串联的、受控条件相异的锁存器，每个锁存器的结构相同，每个锁存器均包括两个PMOS、两个NMOS、及两个反相器。

优选的，所述D触发器包括两个串联的、受控条件相异的锁存器，每个锁存器的结构相同，每个锁存器均包括两个PMOS、两个NMOS、一个反相器及一个与非门。

优选的，每个所述触发器包括正相输入端，时钟输入端，数据输出端，正相输出端，反相输出端。

优选的，所述标志信号产生电路的D触发器的反相输出端既连接自身的正相输入端，也连接所述触发器级联电路的第一级D触发器的时钟输入端。

优选的，所述触发器级联电路的每级D触发器自身的反相输出端连接自身的正相输入端，每级D触发器自身的数据输出端连接后一级触发器的时钟输入端，最后一级D触发器的数据输出端空接。

优选的，所述触发器级联电路中每级D触发器的数据输出端信号的翻转时间点与正相输出端信号Q相差半个Q的时钟周期。

本发明的优点在于：本发明提供的一种异步格雷码计数器电路及其实现方法，避免了同步计数器的高功耗大面积的问题，并相较于异步二进制电路提高了电路的可靠性和稳定性。