[发明专利]非易失性双稳态触发器单调计数器及其实施方法

说明书

一种单调计数器包括多个级，所述多个级分别对应于所述单调计数器的多个计数位元。该多个级中的至少一个是包括多个非易失性双稳态触发器的非易失性双稳态触发器计数器，每一非易失性双稳态触发器包括一对非易失性存储胞元。

技术领域

本发明涉及一种单调计数器(monotonic counter)，尤其涉及一种非易失性双稳态触发器(non-volatile flip-flop，NVFF)单调计数器及一种实施非易失性双稳态触发器单调计数器的方法。

背景技术

单调计数器是一种提供递增数值的计数器，且该数值无法被回复成旧值。单调计数器被应用在各种金融系统或电子系统中。在此类应用中，单调计数器需要在长时间段内不断地更新其计数值。另外，单调计数器需要能够稳健地抵御电源故障影响，且在其电源供应被复原时能快速地恢复其计数值。

发明内容

根据本发明的实施例，本发明提供一种单调计数器。所述单调计数器包括多个级，该多个级分别对应于所述单调计数器的多个计数比特。所述多个级中的至少一个级是包括多个非易失性双稳态触发器(NVFF)的非易失性双稳态触发器计数器，每一所述非易失性双稳态触发器包括一对非易失性存储胞元。

根据本发明的另一实施例，提供一种实施单调计数器的方法。所述方法包括：提供多个级，该多个级分别输出多个输出比特，其中该多个级中的至少一个级是包括多个非易失性双稳态触发器的非易失性双稳态触发器计数器，每一所述非易失性双稳态触发器包括一对非易失性存储胞元；提供该多个级中的一个级的输出比特作为所述该多个级中的下一较高次序的级的输入时钟；提供脉冲作为该多个级中的第一级的输入时钟；以及提供所述多个输出比特作为该单调计数器的多个计数比特。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示范性说明根据本发明一实施例的计数器100的计数方案；

图2示范性说明根据本发明一实施例的计数器200的计数方案；

图3示范性说明根据本发明一实施例的计数器300的电路图；

图4示范性说明根据所说明实施例图3所示4位非易失性双稳态触发器计数器的各种输入信号及输出信号的波形；

图5示范性说明根据本发明一实施例的非易失性双稳态触发器的电路图；

图6示范性说明根据本发明一实施例的计数器600；

图7示范性说明根据本发明一实施例的计数器800的计数方案；

图8示范性说明根据本发明一实施例的计数器900；

图9示范性说明根据本发明一实施例的计数器1100的计数方案；

图10示范性说明根据本发明一实施例的计数器1200；

图11示范性说明根据本发明一实施例包括单调计数器的电脑系统；

图12示范性说明根据所说明示例性实施例的单调计数器的各种输入信号及输出信号的波形。

附图标号说明：

100、200、300、600、800、900、1100、1200：计数器

311～314、500：非易失性双稳态触发器

320、620-0～620-9、920-0～920-22、1220-0～1220-23：互斥或闸

510：读取/写入时钟控制单元

520：读取逻辑控制单元

530：写入禁止逻辑控制单元