[发明专利]一种可减少封装芯片尺寸封装基板及其制备方法与应用

说明书

本发明提供了一种可减少封装芯片尺寸封装基板及其制备方法与应用，该封装基板在普通基板上进行阻焊丝印形成阻焊层；对阻焊层进行表面粗糙度处理形成非浸润性的抑制层，该抑制层设置于底部填充胶的两侧。以上基本可应用于芯片的封装结构。本发明的有益效果体现在：通过预处理对基板进行处理，可以有针对性的对填充胶的溢流宽度进行控制；在封装完成后无需对抑制层进行额外处理，相对于现有技术中通过工艺控制更方便快捷，精确度高，可靠性强。间接的减小了封装芯片尺寸，为其他元器件的布置提供更多的空间。

技术领域

本发明属于芯片封装技术领域，具体涉及一种可减少封装芯片尺寸封装基板及其制备方法与应用。

背景技术

随着微电子产业向轻量化、薄型化、小型化以及功能多样化的发展，传统的引线键合互连技术已不能满足高密度的要求，倒装芯片封装技术在这种情况下应运而生。封装技术和封装材料是影响电子封装可靠性最重要的两个面因素，它们之间相互促进、相互制约。现有的倒装芯片封装技术是把裸芯片通过焊球直接连接在有机基板上。同时还需要底部填充胶(Underfill)填充在芯片与基板之间由焊球连接形成的间隙，将芯片、焊球凸点和基板紧紧地黏附在一起，即底部填充技术，来降低因芯片与基板热膨胀系数(Coefficient ofThermal Expansion，CTE)不匹配而在焊点上产生的应力，提高焊点的热疲劳寿命。然后对芯片表面用助焊剂进行喷涂，进行散热片的贴加，然后在散热片上通过回流焊及点胶方式与散热盖进行连接加热固化完成整个一套封装工艺。

在倒装芯片底部填充工艺中，控制底部封装胶的溢出宽度往往影响了封装布局，较小的溢出宽度有助于减少封装尺寸，为其他元器件的布局提供充足的空间。现有的控制方法主要是通过优化工艺参数，改善底部封装胶的配方，使用非导电膜填充（NCF）等方法。但工艺参数优化和胶配方的改善始终存在局限性，很难精确控制，且由于重力影响，胶高/溢出宽度比很难达到所需的1:1。而使用非导电膜底部填充成本高，生产效率低，且工艺流程中需要使用压力烘箱来解决空洞的问题，极大地增加了生产成本，实用性不强。

发明内容

为了解决现有技术的不足，本发明提供了一种可减少封装芯片尺寸封装基板及其制备方法与应用。

本发明的目的通过以下技术方案来实现：

一种可减少封装芯片尺寸封装基板，包括一基板，所述基板上设置有用于抑制底部填充时的底部填充胶溢流的非浸润性的抑制层。

优选地，所述抑制层的厚度为0.1-0.3mm，所述抑制层的宽度为0.1-0.4mm。

优选地，所述抑制层的宽度为0.2mm。

一种应用以上所述可减少封装芯片尺寸封装基板的芯片封装结构。

优选地，以上所述的芯片封装结构，包括一基板，所述基板上通过焊球连接有芯片，所述芯片与所述焊接之间设置有底部填充胶，所述基板上设置有抑制层，所述抑制层设置于底部填充胶两侧。

优选地，以上所述的芯片封装结构制备方法，包括如下步骤，S1、对基板进行预处理；

S2、将裸芯片通过焊接连接在经过S1处理后的基板上；

S3、在芯片与基板之间通过底部填充胶进行底部填充；其特征在于：所述S1包括如下步骤

S11、在基板上进行阻焊丝印形成阻焊层；

S12、对阻焊层进行表面粗糙度处理形成用于抑制后期底部填充时的底部填充胶溢流的非浸润性的抑制层，所述抑制层设置于底部填充胶的两侧。

优选地，所述S12中的抑制层为疏水性材质形成。

优选地，以上所述S3中底部填充胶的溢流宽度0.3-0.8mm。

优选地，以上所述S12中抑制层的制备包括如下步骤，