[发明专利]半导体装置的制造方法

说明书

本发明公开了半导体装置的制造方法，涉及半导体技术领域。该方法包括：提供半导体结构，半导体结构包括：半导体衬底，半导体衬底包括第一掺杂区；和在第一掺杂区上的第一栅极结构；在第一掺杂区中形成分别位于第一栅极结构两侧的源极和漏极；以及通过离子注入工艺向源极和漏极注入具有与源极和漏极的导电类型相同的掺杂物，其中，离子注入的方向与第一掺杂区的上表面成夹角，倾斜注入的离子可以提高晶体管的漏极电流，能够提高半导体装置的性能。

技术领域

本发明涉及半导体技术领域，特别涉及半导体装置的制造方法。

背景技术

PMOS晶体管的空穴迁移率低，因而与NMOS晶体管相比，在MOS晶体管的几何尺寸和工作电压绝对值相等的情况下，PMOS晶体管的跨导小于NMOS晶体管的跨导。目前，为了提高PMOS空穴迁移率引入了硅锗SiGe工艺，SiGe工艺使用具有较大应力的SiGe源/漏区替换传统的源/漏区。在SiGe工艺中，蚀刻掉PMOS的漏区/源区的硅，然后采用SiGe外延工艺。在部分源极或漏极中具有完整的

“SiGe”，例如于SA205(半导体有源区的源极或漏极的宽度是205nm)的PMOS,部分源极或漏极中具有半个“SiGe”，例如SA75(有源区的源极或漏极的宽度是75nm)的PMOS。由于SiGe生长是用epi方法生长在硅上面，没有硅的地方自然没有SiGe生长，而对于SA75器件有源区与sti交界处在sti侧是没有SiGe生长的。由于具有半个“SiGe”的源极或漏极的应力小，则电荷速度慢。在现有工艺中，由于在SA75的PMOS2中的“SiGe”体积小于SA205的PMOS1中的“SiGe”，则

PMOS2的Idsat(漏极电流)比PMOS1(漏极电流)的小左右，易引起芯片和晶圆之间的不匹配。

发明内容

本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了新的技术方案。

本发明一个实施例的目的之一是：提供一种半导体装置的制造方法，注入具有与源极和漏极的导电类型相同的掺杂物的方向与第一掺杂区的上表面成夹角，能够提高漏极电流。

根据本发明的第一方面，提供了一种半导体装置的制造方法，包括：提供半导体结构，所述半导体结构包括：半导体衬底，所述半导体衬底包括第一掺杂区；和在所述第一掺杂区上的第一栅极结构；在所述第一掺杂区中形成分别位于所述第一栅极结构两侧的源极和漏极；以及通过离子注入工艺向所述源极和所述漏极注入掺杂物，其中，所述掺杂物的导电类型与所述源极和所述漏极的导电类型相同，所述离子注入的方向与所述第一掺杂区的上表面成夹角。

在一些实施例中，提供半导体结构的步骤中，所述半导体结构还包括：与所述第一掺杂区隔离开的第二掺杂区，以及在所述第一掺杂区与所述第二掺杂区之间的沟槽隔离部；其中，所述源极或所述漏极位于所述第一掺杂区的靠近所述沟槽隔离部的边缘处；所述离子注入的方向朝向在所述边缘处的源极或漏级的靠近所述沟槽隔离部的斜面。

在一些实施例中，所述离子注入的方向与所述第一掺杂区的上表面成夹角为0－30度。

在一些实施例中，在提供半导体结构的步骤中，所述半导体结构还包括：在所述第二掺杂区上的第二栅极结构，以及覆盖所述第二掺杂区和所述第二栅极结构的硬掩模层；在执行所述离子注入之后，去除所述硬掩模层。

在一些实施例中，向所述源极和所述漏极注入掺杂物的材质包括：硼、氟化硼。

在一些实施例中，在所述半导体衬底中形成分别位于所述栅极结构两侧的源极和漏极包括：在所述半导体衬底中形成分别位于所述栅极结构两侧的第一凹陷和第二凹陷；以及在所述第一凹陷和所述第二凹陷中分别外延形成源极和漏极。

在一些实施例中，所述源极和所述漏极的导电类型与所述第一掺杂区的导电类型相反。

在一些实施例中，所述第一掺杂区的导电类型为N型；所述掺杂物的导电类型为P型。