[发明专利]为阵列和外围信号提供信号缓冲方案的存储器及操作方法

说明书

提供了一种为阵列和外围信号提供信号缓冲方案的存储器及操作方法。存储器包括多列存储器单元、控制电路和控制逻辑单元。多列存储器单元可以经由局部控制线连接到局部阵列信号生成器，局部控制线经由用于接收阵列信号的全局控制线来连接到全局阵列信号生成器。控制电路可以连接到用于提供外围信号的存储器单元。控制逻辑单元可以通过分级结构的全局控制线和局部控制线来连接到存储器单元。控制逻辑单元可以被配置为向全局控制线和局部控制线提供具有相同极性的阵列信号和外围信号。

技术领域

本公开总体上涉及一种存储器架构，更具体地，涉及一种为阵列信号和外围信号提供信号缓冲方案的存储器系统。

背景技术

存储器结构已成为数字处理系统的组成部分。通常，希望将尽可能多的存储器单元结合到存储器结构的给定区域中。然而，内存单元密度通常受到诸如布局效率、性能、功率要求和噪声敏感度的其他因素制约。

上述约束对存储器结构设计施加了限制，使得实现紧凑、高性能和高带宽的集成计算系统成为挑战。本领域中利用用于存储器集成电路的产量增强电路。存储器集成电路由多个阵列的存储器单元形成。每个存储器阵列由存储器单元的行和列构成。通常，由地址解码器来选择存储器单元的行。由读/写缓冲器限定存储器单元的列，读/写缓冲器从被选择的存储器单元取回数据并将数据存储到被选择的存储器单元。列解码器提供选择机制来将数据从选择的列引导到读/写缓冲器。读/写缓冲器的输出被传输到输入/输出驱动器和接收器，以在存储器单元和外部电路之间传输数据。

图1是示出根据现有技术用于作为再缓冲的阵列信号和外围信号的全局和局部反向方案的示意图。根据现有技术方案，用于位单元阵列的全局信号和局部信号的极性是相反的。因为这些信号沿长的线行进，所以相反的极性加重了耦合问题，这严重恶化了局部信号LOCAL SIGNAL_A在90％到100％区域的斜率。此外，外围信号被再缓冲，并且具有单金属线，这导致相对于阵列信号的相对较高的电阻器-电容器(RC)延迟，从而使设计的性能劣化。此外，阵列信号和外围信号应该能够彼此追踪以在不同的列具有相似的读写性能。

因此，需要基于改变的列的存储器架构，以便优化性能和区域利用率。另外，该架构适用于为阵列信号和外围信号提供信号缓冲方案。

发明内容

根据示例实施例的一方面，存储器包括：多列存储器单元，被配置为接收阵列信号；控制电路，连接到所述多列存储器单元中的每个存储器单元，以用于提供外围信号；以及控制逻辑单元，通过分级结构的全局控制线和局部控制线来连接到控制电路和所述多列存储器单元中的每个存储器单元。所述控制逻辑单元适于向全局控制线和局部控制线提供具有相同极性的阵列信号，并且向全局控制线和局部控制线提供具有相同极性的外围信号。

根据示例实施例的一方面，系统可以包括：全局阵列信号生成器，被配置为生成全局阵列信号；局部阵列信号生成器，连接到全局阵列信号生成器，并且被配置为从全局阵列信号生成器接收全局阵列信号并基于全局阵列信号生成局部阵列信号；全局外围信号生成器，被配置为生成全局外围信号；局部外围信号生成器，连接到全局外围信号生成器，并且被配置为接收全局外围信号并基于全局外围信号生成局部外围信号；多列存储器单元；控制电路，通过与全局外围信号生成器连接的局部外围信号生成器连接到所述多列存储器单元中的每个存储器单元，以提供外围信号；控制逻辑单元，通过分级结构的全局控制线和局部控制线来连接到控制电路和所述多列存储器单元中的每个存储器单元。控制逻辑单元可以被配置为向全局控制线和局部控制线提供具有彼此相同的极性的全局阵列信号和局部阵列信号，并且向全局控制线和局部控制线提供具有相同极性的全局外围信号和局部外围信号。

针对所述多列存储器单元中的每个存储器单元，控制逻辑单元可以包括解码器、缓冲器和再缓冲器中的至少一种。

再缓冲器可以连接在所述多列存储器单元中的每个存储器单元中的全局控制线之间，其中，存储器单元的数量超过预定数量。