[发明专利]一种本振小数分频器及其数字校准方法和电路

权利要求书

1.一种本振小数分频器的数字校准电路，其特征在于，所述数字校准电路至少包括：

检测模块、流程控制模块及数字控制延时模块；

所述检测模块连接于所述流程控制模块及所述数字控制延时模块的输出端，接收所述数字控制延时模块输出的相邻两路信号，根据所述流程控制模块输出的延时控制字、调零控制字及细调控制字对前相位信号进行延时，并判断延时后的前相位信号与后相位信号到达的先后顺序并输出判别结果；

所述流程控制模块连接于所述检测模块的输出端，根据所述检测模块输出的判别结果产生延时控制字、调零控制字及细调控制字；

所述数字控制延时模块连接于所述流程控制模块的输出端，接收四路待校准信号，根据所述延时控制字产生的数字控制字调整各路信号的延时时间，进而对四路信号的相位进行校准以实现四路信号的正交；

其中，所述数字控制延时模块包括偏置信号产生单元及相位调整单元；所述偏置信号产生单元根据所述数字控制字产生相应的偏置信号；所述相位调整单元基于所述偏置信号对接收的四路待校准信号分别进行相位调整。

2.根据权利要求1所述的数字校准电路，其特征在于：所述检测模块包括：

第一选择器，第二选择器，低精度数字时间转换器，高精度数字时间转换器及鉴相器；

所述第一选择器及所述第二选择器分别接收所述数字控制延时模块输出的四路信号，并选择相邻两路信号输出；

所述低精度数字时间转换器连接于所述第一选择器的输出端，用于对所述第一选择器的输出信号的延迟相位进行粗调；

所述高精度数字时间转换器连接于所述低精度数字时间转换器的输出端，用于对所述低精度数字时间转换器的输出信号的延迟相位进行细调；

所述鉴相器连接于所述高精度数字时间转换器及所述第二选择器的输出端，用于判断所述高精度数字时间转换器及所述第二选择器的输出信号到达的先后顺序。

3.根据权利要求2所述的数字校准电路，其特征在于：所述高精度数字时间转换器为基于数模转换的高精度数字时间转换器，包括模数转换单元及延时单元；所述模数转换单元将所述调零控制字及所述细调控制字转化为一模拟控制信号；所述延时单元根据所述模拟控制信号及所述数字控制延时模块输出的四路信号的合并信号确定延时时间，并对所述低精度数字时间转换器的输出信号进行延时。

4.根据权利要求2所述的数字校准电路，其特征在于：所述鉴相器包括：

第一触发单元，第二触发单元及判别单元；

所述第一触发单元连接于所述高精度数字时间转换器的输出端，当所述高精度数字时间转换器的输出信号的上升沿到来时产生第一触发信号；

所述第二触发单元连接于所述第二选择器的输出端，当所述第二选择器的输出信号的上升沿到来时产生第二触发信号；

所述判别单元连接于所述第一触发单元及所述第二触发单元的输出端，对所述第一触发单元及所述第二触发单元的输出信号的到来顺序进行判别，并输出判别结果。

5.一种本振小数分频器，其特征在于，所述本振小数分频器至少包括：

整数分频电路，波形调整电路，数字逻辑电路、相位对齐电路、降采样电路、如权利要求1～4任意一项所述的数字校准电路及多路信号合并电路；

所述整数分频电路用于得到四路存在偏差的正交信号；

所述波形调整电路连接于所述整数分频电路的输出端，分别将所述整数分频电路输出的四路信号转化为满摆幅信号；

所述数字逻辑电路用于产生控制信号以调整分频比；

所述相位对齐电路连接所述数字逻辑电路，用于产生复位信号；

所述降采样电路连接于所述波形调整电路及所述相位对齐电路的输出端，根据分频比控制信号分别降低四路满摆幅信号的频率；

所述数字校准电路连接于所述降采样电路与所述多路信号合并电路之间，对所述降采样电路输出的四路待校准信号进行相位调整，以确保四路信号正交；

所述多路信号合并电路连接于所述数字校准电路的输出端，用于将经过相位调整的四路正交信号合并在一起，得到所需的小数分频信号。