[发明专利]一种本振小数分频器及其数字校准方法和电路

说明书

本发明提供一种本振小数分频器及其数字校准方法和电路，包括：整数分频电路，波形调整电路，数字逻辑电路、相位对齐电路、降采样电路、数字校准电路及多路信号合并电路；根据输入系统信号频率和所需的分频比对低精度数字时间转换器进行延时粗调，直至满足插入延时小于每相邻两相位的时间差；根据检测模块的输出信号调整调零控制字和调零步长，直至调零步长小于调零步长的最小值，以实现对高精度数字时间转换器的调零处理；然后，运用二分法调节数字控制延时模块，直至步长小于1，完成信号校准。本发明可校准器件不匹配导致的四路相位信号时间差不等而引起的杂散问题；与现有技术相比在数字电路复杂度相同的情况下，简化了模拟电路。

技术领域

本发明涉及无线通讯集成电路技术领域，特别是涉及一种本振小数分频器及其数字校准方法和电路。

背景技术

对于用于无线通信的射频集成电路芯片而言，其本振(Local Oscillator，LO)信号的纯净度直接影响到整个射频系统的性能。随着越来越多的模块被集成于同一块芯片，提供本振信号的压控振荡器极易受到相邻模块，特别是功率放大器(Power Amplifier，PA)的影响，产生压控振荡器牵引效应(VCO pulling)。一种有效的抗干扰方法通过在电路中加入分频比可变的本振分频器，使得VCO频段与系统输出频段隔离，而采用小数分频器，还可进一步避免功率放大器谐波信号的干扰。

本振小数分频器可通过周期性地选择相位不同的多路信号进行组合实现，而对多路相位信号进行降采样处理，则可进而调节最终输出信号的分频比。然而，由于实际电路中多相位信号间的器件失配，会导致输出信号产生杂散，在时域上表现为最终合成的信号频率周期性发生变化多相位信号间的失配会在频谱的小数谐波处产生杂散，因此需要通过数字校准加以改善。

数字校准电路通过时间数字转换器(Time-to-Digital Converter，TDC)测量相邻两路相位信号的时间误差，用以控制连接于每一路/N于降采样器与脉冲组合器之间的数控延时单元，对信号的上升沿进行调整。然而，由于校准电路对精度要求较高，传统的皮秒(ps)级别的逐线型TDC结构无法满足要求，而采用基于统计的TDC结构，采用牺牲电路面积的方法换取精度和测量范围。

因此，如何无需TDC的校准结构实现本振小数分频、简化了模拟电路的复杂度已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种本振小数分频器及其数字校准方法和电路，用于解决现有技术中TDC的校准结构精度低、占用电路面积大等问题。

为实现上述目的及其他相关目的，本发明提供一种本振小数分频器的数字校准电路，所述数字校准电路至少包括：

检测模块、流程控制模块及数字控制延时模块；

所述检测模块连接于所述流程控制模块及所述数字控制延时模块的输出端，接收所述数字控制延时模块输出的相邻两路信号，根据所述流程控制模块输出的延时控制字、调零控制字及细调控制字对前相位信号进行延时，并判断延时后的前相位信号与后相位信号到达的先后顺序并输出判别结果；

所述流程控制模块连接于所述检测模块的输出端，根据所述检测模块输出的判别结果产生延时控制字、调零控制字及细调控制字；

所述数字控制延时模块连接于所述流程控制模块的输出端，接收四路待校准信号，根据所述延时控制字产生的数字控制字调整各路信号的延时时间，进而对四路信号的相位进行校准以实现四路信号的正交。

优选地，所述检测模块包括：

第一选择器，第二选择器，低精度数字时间转换器，高精度数字时间转换器及鉴相器；

所述第一选择器及所述第二选择器分别接收所述数字控制延时模块输出的四路信号，并选择相邻两路信号输出；