[发明专利]一种带隙基准电路

说明书

本发明公开了一种带隙基准电路，包括：主体电路，运算放大器的反相输入端与第一晶体管的发射极耦合，运算放大器的同相输入端与第二晶体管的发射极通过第三电阻耦合，第一PMOS管、第二PMOS管的源极与电源端连接，栅极与运算放大器的输出端耦合，第一PMOS管的漏极以及第一电阻的一端与反相输入端耦合，第二PMOS管的漏极以及第二电阻的一端均与同相输入端耦合；电压输出模块，包括N条并联的输出支路，每条输出支路包括分路PMOS管和分路参考电阻，PMOS管的源极均与电源端连接，分路PMOS管的栅极均与运算放大器的输出端耦合，分路PMOS管的漏极与该支路中的分路参考电阻连接。

技术领域

本发明涉及集成电路领域，尤其涉及一种带隙基准电路。

背景技术

在现有技术中，带隙电压基准电路广泛地应用于模拟和混合电路中，如A/D转换器、D/A转换器、电压调谐器、电压表、电流表等测试仪器以及偏置电路等等。带隙基准电压电路通常为其他模块提供高精度、低温度系数的电压或电流，其性能直接或间接决定了整个集成电路系统的性能指标。带隙电压基准电路的基准电压利用一个与温度成正相关的电压V1和一个温度成负相关的电压V2，选取α1和α2，使得通过改变正温度系数和负温度系数的大小，在一定范围内，实现两者电压之和变化最小。

随着集成电路的发展，晶体管的特征尺寸逐渐减少，工艺偏差会相对增大。导致带隙基准电路输出的电压的偏差较大，通过前仿真和后仿真，虽然在一定程度上可以降低偏差，但是实测结果和仿真结果还是存在很大的偏差。

发明内容

本申请实施例通过提供一种带隙基准电路，用于降低输出的基准电压的波动。

本申请通过本申请的一实施例提供了如下技术方案：

本申请提供了一种带隙基准电路，包括：主体电路，包括运算放大器、第一晶体管、第二晶体管、第一PMOS管、第二PMOS管、第一电阻、第二电阻和第三电阻，所述运算放大器的反相输入端与所述第一晶体管的发射极耦合，所述运算放大器的同相输入端与所述第二晶体管的发射极通过所述第三电阻耦合，所述第一PMOS管、所述第二PMOS管的源极均与电源端连接，所述第一PMOS管、所述第二PMOS管的栅极均与所述运算放大器的输出端耦合，所述第一PMOS管的漏极以及所述第一电阻的一端均与所述反相输入端耦合，所述第二PMOS管的漏极以及所述第二电阻的一端均与所述同相输入端耦合，所述第一电阻、所述第二电阻的另一端均接地；

电压输出模块，所述电压输出模块包括N条并联的输出支路，每条输出支路包括分路PMOS管和分路参考电阻，每条输出支路中的分路PMOS管的源极均与所述电源端连接，每条输出支路中的分路PMOS管的栅极均与所述运算放大器的输出端耦合，每条输出支路中的分路PMOS管的漏极与该支路中的分路参考电阻的一端连接，该支路中的分路参考电阻的另一端接地，所述N条输出支路并联成一路后连接输出端，所述输出端输出带隙基准电压，其中，N为大于1的整数。

可选的，所述每条输出支路中的所述分路参考电阻为参考电阻电路接入的电阻，所述参考电阻电路中串联M个电阻，所述M个电阻中第1个电阻的一端连接该输出支路中分路PMOS管的漏极，所述M个电阻中最后一个电阻的一端通过一个接地电阻接地，所述M个电阻中每个电阻的一端通过选择开关与所述输出端连接，当该电阻对应的选择开关闭合时，表明该电阻接入至所述参考电阻，其中，M为大于0的整数。

可选的，所述M个电阻的阻值相同。

可选的，所述每条输出支路中的所述分路参考电阻为阻值可调的电阻。

可选的，所述N条输出支路中任意一条支路中的分路PMOS管的漏极与所述运算放大器的反馈电压引脚Vref连接。

可选的，所述每条输出支路中的所述分路参考电阻的阻值相同。

可选的，所述N条输出支路中每条支路中的分路PMOS管的尺寸相同。