[发明专利]半导体装置及其制造方法在审

专利信息
申请号: 201810047268.9 申请日: 2018-01-18
公开(公告)号: CN109119467A 公开(公告)日: 2019-01-01
发明(设计)人: 小林仁 申请(专利权)人: 株式会社东芝;东芝电子元件及存储装置株式会社
主分类号: H01L29/423 分类号: H01L29/423;H01L29/78;H01L21/336;H01L21/28
代理公司: 永新专利商标代理有限公司 72002 代理人: 牛玉婷
地址: 日本*** 国省代码: 日本;JP
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摘要:
搜索关键词: 焊盘 电极部件 上表面 宽度方向中央部 半导体装置 半导体板 绝缘膜 宽度方向端部 高度差 制造 接触件 两端部 配置 覆盖
【说明书】:

本发明提供制造容易的半导体装置及其制造方法。实施方式的半导体装置具备:半导体板;第1电极部件,设置在半导体板内;第1绝缘膜,设置在半导体板的第1面上,覆盖第1电极部件;第1焊盘,设置在第1绝缘膜上,连接于第1面;第2焊盘,设置在第1绝缘膜上,与第1焊盘分离;以及接触件,将第2焊盘连接到第1电极部件。第1电极部件具有配置在第1焊盘的正下方区域的第1部分和配置在第2焊盘的正下方区域的第2部分。第1部分中的宽度方向两端部的上表面位于比第1部分中的宽度方向中央部的上表面靠上方的位置。第2部分的上表面中的宽度方向端部与宽度方向中央部的高度差小于第1部分的上表面中的宽度方向端部与宽度方向中央部的高度差。

相关申请的交叉引用

本申请基于日本专利申请2017-123128号(申请日:2017年6月23日)主张优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及半导体装置及其制造方法。

背景技术

以往,开发了在半导体芯片的下表面上设有漏极焊盘、在上表面上设有源极焊盘以及栅极焊盘的纵型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:金属氧化物半导体场效应晶体管)。这样的纵型MOSFET中,提出了为了对半导体芯片内的电场分布进行控制而在半导体芯片内埋入场板电极的技术。在该情况下,栅极电极以线状设置在场板电极上,并经由接触件连接于栅极焊盘。但是,随着平面构造的微细化,难以将接触件可靠地连接于栅极电极。

发明内容

实施方式提供容易制造的半导体装置及其制造方法。

实施方式的半导体装置具备:半导体板;第1电极部件,设置在所述半导体板内;第1绝缘膜,设置在所述半导体板的第1面上,覆盖所述第1电极部件;第1焊盘,设置在所述第1绝缘膜上,连接于所述第1面;第2焊盘,设置在所述第1绝缘膜上,与所述第1焊盘分离;以及接触件,将所述第2焊盘连接到所述第1电极部件。所述第1电极部件具有配置在所述第1焊盘的正下方区域的第1部分和配置在所述第2焊盘的正下方区域的第2部分。所述第1部分中的宽度方向两端部的上表面位于比所述第1部分中的宽度方向中央部的上表面靠上方的位置。所述第2部分的上表面中的宽度方向端部与宽度方向中央部的高度差小于所述第1部分的上表面中的宽度方向端部与宽度方向中央部的高度差。

实施方式的半导体装置的制造方法具备:在半导体层的上部形成在第1方向上延伸的沟槽的工序;在所述沟槽的内表面上形成第1绝缘膜,并且在所述沟槽的下部内形成第1电极部件的工序;在所述沟槽的上部内形成第2绝缘膜的工序;在第1区域中,在所述第2绝缘膜的上表面形成第1凹部的工序;在从所述第1区域观察位于所述第1方向的第2区域中,在所述第1绝缘膜的上表面以及所述第2绝缘膜的上表面,形成比所述第1凹部宽且比所述第1凹部深的第2凹部的工序;在所述半导体层的露出面上形成第3绝缘膜的工序;形成将所述第1凹部填满而不将所述第2凹部填满的导电膜的工序;通过将所述导电膜选择性地除去,在所述第1凹部内以及所述第2凹部的内表面上形成第2电极部件的工序;以将所述半导体层以及所述第2电极部件覆盖的方式形成第4绝缘膜的工序;以及在所述第4绝缘膜内,形成与所述第2电极部件中的所述第1凹部内形成的部分连接的接触件的工序。

附图说明

图1是表示实施方式的半导体装置的俯视图。

图2(a)是基于图1所示的A-A’线的截面图,图2(b)是基于图1所示的B-B’线的截面图。

图3(a)及图3(b)是表示实施方式的半导体装置的栅极电极的立体图。

图4(a)及图4(b)是表示实施方式的半导体装置的制造方法的截面图。

图5(a)及图5(b)是表示实施方式的半导体装置的制造方法的截面图。

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