[发明专利]应变沟道的场效应晶体管

权利要求书

1.一种半导体器件，包括：

衬底，包括至少两个隔离部件；

衬底缓冲区域，设置在所述至少两个隔离部件之间；

鳍状衬底，设置在所述至少两个隔离部件之间以及上方，所述鳍状衬底包括弛豫材料，所述鳍状衬底设置在鳍状衬底缓冲区域的上方；以及

栅电极，设置在所述鳍状衬底上方，并且覆盖部分所述鳍状衬底，其中，所述鳍状衬底中未被所述栅电极覆盖的部分的底面高于所述至少两个隔离部件的顶面，所述鳍状衬底中未被所述栅电极覆盖的部分下方的所述衬底缓冲区域突出于所述至少两个隔离部件；

外延层，设置在所述鳍状衬底的露出部分上方，所述外延层包括设置在所述鳍状衬底的所述弛豫材料的至少三个表面上和所述衬底缓冲区域的突出于所述至少两个隔离部件的部分的侧面上的压缩应力半导体材料，所述外延层弥补所述鳍状衬底的弛豫，其中，所述栅电极不覆盖所述外延层；

其中，所述鳍状衬底具有形成PMOS器件的压缩单轴向应变，

或者其中，所述鳍状衬底具有形成NMOS器件的拉伸单轴向应变。

2.根据权利要求1所述的器件，其中，所述衬底、所述鳍状衬底、以及所述外延层中的每一个均包括：硅(Si)、锗(Ge)、Si和Ge的组合、III-V族化合物、或者其组合。

3.根据权利要求1所述的器件，其中，所述鳍状衬底垂直地完全设置在所述至少两个隔离部件上方。

4.根据权利要求1所述的器件，其中，所述外延层垂直地设置在所述至少两个隔离部件的蚀刻区域上方，并且设置在所述鳍状衬底的顶面和侧壁上。

5.根据权利要求1所述的器件，其中，所述外延层为由硅组成的钝化层。

6.根据权利要求1所述的器件，其中，所述鳍状衬底为应变的SiGe沟道层，由在25％和50％之间的Ge组成，具有在100nm和200nm之间的长度，在10nm和20nm之间的宽度，以及在10nm和40nm之间的厚度。

7.一种半导体器件，包括：

衬底，包括至少两个隔离部件；

衬底缓冲区域，设置在所述至少两个隔离部件之间；

鳍状衬底，设置在所述衬底缓冲区域上方，在所述至少两个隔离部件之间，并且垂直地完全设置在所述至少两个隔离部件上方；

栅电极，设置在所述鳍状衬底上方，并且覆盖部分所述鳍状衬底，其中，所述鳍状衬底中未被所述栅电极覆盖的部分的底面高于所述至少两个隔离部件的顶面，并且所述鳍状衬底中未被所述栅电极覆盖的部分下方的所述衬底缓冲区域突出于所述至少两个隔离部件；以及

源极/漏极外延层，设置在所述鳍状衬底的顶面和侧壁上，其中，所述栅电极不覆盖所述源极/漏极外延层；

其中，所述鳍状衬底具有沉积形成PMOS器件的压缩单轴向应变，

或者其中，所述鳍状衬底具有沉积形成NMOS器件的拉伸单轴向应变；

其中，所述鳍状衬底包括弛豫材料，所述外延层包括设置在所述鳍状衬底的所述弛豫材料的至少三个表面上和所述衬底缓冲区域的突出于所述至少两个隔离部件的部分的侧面上的压缩应力半导体材料，所述外延层弥补所述鳍状衬底的弛豫。

8.根据权利要求7所述的器件，其中，所述衬底、所述衬底缓冲区域、所述鳍状衬底、以及所述外延层中的每一个均包括：硅(Si)、锗(Ge)、Si和Ge的组合、III-V族化合物、或者其组合。

9.根据权利要求7所述的器件，其中，所述鳍状衬底为SiGe沟道层，由在25％和50％之间的Ge组成，具有在100nm和200nm之间的长度，在10nm和20nm之间的宽度，以及在10nm和40nm之间的厚度。

10.根据权利要求9所述的器件，其中，所述鳍状衬底由50％的Ge组成，具有100nm的长度，10nm的宽度，以及位于所述至少两个隔离部件上方10nm的高度。