[发明专利]一种通过频率计测量中央处理器内部锁相环稳定性的方法

说明书

本发明提供一种通过频率计测量中央处理器内部锁相环稳定性的方法，包括：中央处理器向晶体电路输出震荡激励信号；晶体电路根据震荡激励信号产生时钟信号；内部环路通过设置在中央处理器上的一输出端口输出未经锁相环的时钟信号；采用一频率计，接收未经锁相环的时钟信号并进行时钟精度测试以得到第一测试结果；内部环路输出经过锁相环的时钟信号；采用频率计，接收经过锁相环的时钟信号并进行时钟精度测试以得到第二测试结果；根据预设策略对第一测试结果和第二测试结果进行比较处理以得到锁相环的稳定性结果。本发明的有益效果：不需要购买昂贵的示波器，操作简单，能够避免晶体的影响，测量到PLL准确的精度。

技术领域

本发明涉及通信领域，尤其涉及一种通过频率计测量中央处理器内部锁相环稳定性的方法。

背景技术

锁相环(Phase Locked Loop，PLL)在中央处理器(Central Processing Unit)中占用举足轻重的作用，PLL的稳定性决定了CPU的性能，并决定了系统的稳定，但PLL和芯片设计相关，在使用过程中需要对PLL的性能、稳定性加以评判。

目前业界的处理方案有如下两种：

1)用示波器测量输出信号的抖动，从而反映PLL的稳定性，但需要带宽很高的示波器及有源探头；

2)不测量，直接测量系统的稳定性；

采用示波器测量的缺点在于需要昂贵的示波器来分析，不测量PLL而是直接测量系统的稳定性，并通过对系统的稳定性进行判断推导出PLL的稳定性的缺点在于评判结果不准确。

发明内容

针对现有技术中存在的问题，本发明提供了一种通过频率计测量中央处理器内部锁相环稳定性的方法。

本发明采用如下技术方案：

一种通过频率计测量中央处理器内部锁相环稳定性的方法，所述中央处理器包括内部环路和晶体电路；所述方法包括：

步骤S1、所述中央处理器向所述晶体电路输出震荡激励信号；

步骤S2、所述晶体电路根据所述震荡激励信号产生时钟信号；

步骤S3、所述内部环路通过设置在所述中央处理器上的一输出端口输出未经锁相环的所述时钟信号；

步骤S4、采用一频率计，所述频率计连接所述输出端口，所述频率计接收未经锁相环的所述时钟信号并进行时钟精度测试以得到第一测试结果；

步骤S5、所述内部环路通过设置在所述中央处理器上的所述输出端口输出经过锁相环的所述时钟信号；

步骤S6、采用所述频率计，所述频率计连接所述输出端口，所述频率计接收经过锁相环的所述时钟信号并进行时钟精度测试以得到第二测试结果；

步骤S7、根据预设策略对所述第一测试结果和所述第二测试结果进行比较处理以得到锁相环的稳定性结果。

优选的，所述晶体电路包括：

一无源晶振，所述无源晶振的第一引脚用于向所述内部环路输入所述时钟信号，所述无源晶振的第三引脚用于接收所述中央处理器输出的所述震荡激励信号，所述无源晶振的第二引脚和第四引脚分别接地；

一第一电阻，所述无源晶振的第三引脚和第四引脚之间并联所述第一电阻；

一第二电阻，所述无源晶振的第三引脚通过所述第二电阻连接所述内部环路；

一第一电容，所述无源晶振的第一引脚通过所述第一电容接地；

一第二电容，所述无源晶振的第三引脚通过所述第二电容接地。

优选的，所述第一电容与所述中央处理器的地直连。