[发明专利]半导体装置在审
申请号: | 201810082595.8 | 申请日: | 2018-01-29 |
公开(公告)号: | CN109509739A | 公开(公告)日: | 2019-03-22 |
发明(设计)人: | 岩津泰德 | 申请(专利权)人: | 株式会社东芝;东芝电子元件及存储装置株式会社 |
主分类号: | H01L23/58 | 分类号: | H01L23/58 |
代理公司: | 永新专利商标代理有限公司 72002 | 代理人: | 牛玉婷 |
地址: | 日本*** | 国省代码: | 日本;JP |
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摘要: | |||
搜索关键词: | 半导体区域 半导体装置 导电型 栅极电极 电极 栅极绝缘层 导通电阻 方向交叉 | ||
实施方式提供一种能够降低导通电阻的半导体装置。实施方式的半导体装置具有第1半导体区域、第1导电型的第2半导体区域、第2导电型的第3半导体区域、第2导电型的第4半导体区域、栅极电极、第1电极和第2电极。第2半导体区域设在第1半导体区域的一部分之上。第3半导体区域设在第2半导体区域的一部分之上。第4半导体区域设在第1半导体区域的另一部分之上。第4半导体区域具有第1部分和第2部分。第1部分和第2半导体区域在与从第1半导体区域朝向第2半导体区域的第1方向交叉的第2方向上排列。第2部分位于第3半导体区域的上方。栅极电极隔着栅极绝缘层设在第2半导体区域的另一部分、第3半导体区域的一部分及第1部分之上。
本申请基于日本专利申请第2017-177095号(申请日:2017年9月14日)主张优先权,本申请通过参照该基础申请而包含其全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
在MOSFET(Metal Oxide Semiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)等的半导体装置中,希望导通状态下的电阻(导通电阻)的减小。
发明内容
技术方案提供一种能够降低导通电阻的半导体装置。
技术方案的的半导体装置具有第1半导体区域、第1导电型的第2半导体区域、第2导电型的第3半导体区域、第2导电型的第4半导体区域、栅极电极、第1电极和第2电极。上述第2半导体区域设在上述第1半导体区域的一部分之上。上述第3半导体区域设在上述第2半导体区域的一部分之上。上述第4半导体区域设在上述第1半导体区域的另一部分之上。上述第4半导体区域具有第1部分和第2部分。上述第1部分和上述第2半导体区域在与从上述第1半导体区域朝向上述第2半导体区域的第1方向交叉的第2方向上排列。上述第2部分位于上述第3半导体区域的上方。上述栅极电极隔着栅极绝缘层设在上述第2半导体区域的另一部分、上述第3半导体区域的一部分及上述第1部分之上。上述第1电极设在上述第3半导体区域的另一部分之上,与上述第3半导体区域电连接。上述第2电极设在上述第2部分之上,与上述第4半导体区域电连接。
附图说明
图1是表示有关实施方式的半导体装置的剖视图。
图2是表示有关实施方式的半导体装置的一部分的剖视图。
图3(a)~图5(d)是表示有关实施方式的半导体装置的制造工序的工序剖视图。
图6是表示有关参考例的半导体装置的剖视图。
具体实施方式
以下,参照附图对本发明的各实施方式进行说明。
另外,附图是示意性或概念性的,各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实相同。此外,即使是表示相同部分的情况,也有通过附图将相互的尺寸或比率不同地表示的情况。
此外,在本申请说明书和各图中,对于与已经说明过的要素同样的要素赋予相同的标号,适当省略详细的说明。
在以下的说明中,n+、n、n-及p+、p、p-的表述表示各导电型的杂质浓度的相对的高低。即,带有“+”的表述表示与“+”及“-”的哪个都不带的表述相比,杂质浓度相对较高,带有“-”的表述表示与哪个都不带的表述相比,杂质浓度相对较低。
以下说明的实施方式也可以使各半导体区域的p型和n型反型来实施。
图1是表示有关实施方式的半导体装置1的剖视图。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于株式会社东芝;东芝电子元件及存储装置株式会社,未经株式会社东芝;东芝电子元件及存储装置株式会社许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
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