[发明专利]存储系统有效
申请号: | 201810089339.1 | 申请日: | 2018-01-30 |
公开(公告)号: | CN108492839B | 公开(公告)日: | 2023-05-16 |
发明(设计)人: | 朴宰汉;郭显禹 | 申请(专利权)人: | 爱思开海力士有限公司 |
主分类号: | G11C5/04 | 分类号: | G11C5/04;G11C7/10;G11C11/00;G06F3/06 |
代理公司: | 北京弘权知识产权代理有限公司 11363 | 代理人: | 李少丹;许伟群 |
地址: | 韩国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 存储系统 | ||
1.一种存储系统,包括:
存储器控制器;
第一存储模块,其包括第一组第一存储芯片和第二组第一存储芯片,第一组第一存储芯片经由第一数据总线耦接到第二组第一存储芯片;
第二存储模块,其包括第一组第二存储芯片和第二组第二存储芯片,第一组第二存储芯片经由第二数据总线耦接到第二组第二存储芯片;以及
通道,其包括适用于将存储器控制器与第一存储模块耦接的第一组信号线和适用于将存储器控制器与第二存储模块耦接的第二组信号线,
其中,第一存储模块还包括多个第一缓冲芯片,所述多个第一缓冲芯片中的每个第一缓冲芯片耦接在第一组信号线的一个或更多个信号线和与其对应的第一存储芯片中的一个或更多个第一存储芯片之间,
其中,第二存储模块还包括多个第二缓冲芯片,所述多个第二缓冲芯片中的每个第二缓冲芯片耦接在第二组信号线的一个或更多个信号线和与其对应的第二存储芯片中的一个或更多个第二存储芯片之间,
其中,第一组信号线的一个或更多个信号线与第二组信号线的一个或更多个信号线彼此交替设置,
其中,第一存储芯片每个包括路径选择单元,路径选择单元适用于选择第一组第一存储芯片和多个第一缓冲芯片之间的第一路径或者第二组第二存储芯片和多个第一缓冲芯片之间的包括第一数据总线的第二路径,以及
其中,第二存储芯片每个包括路径选择单元,路径选择单元适用于选择第一组第二存储芯片和多个第二缓冲芯片之间的第一路径或者第二组第二存储芯片和多个第二缓冲芯片之间的包括第二数据总线的第二路径。
2.根据权利要求1所述的存储系统,
其中,第一存储模块还包括第一组第一缓冲芯片和第二组第一缓冲芯片,
其中,第二存储模块还包括第一组第二缓冲芯片和第二组第二缓冲芯片,
其中,第一组第一缓冲芯片耦接在第一组第一存储芯片与第一组信号线之间,以及
其中,第二组第二缓冲芯片耦接在第二组第二存储芯片与第二组信号线之间。
3.根据权利要求2所述的存储系统,
其中,第一组第一存储芯片经由第一组第一缓冲芯片来与第一组信号线交换数据,
其中,第二组第一存储芯片经由第一组第一存储芯片和第一组第一缓冲芯片来与第一数据总线和第一组信号线交换数据,
其中,第二组第二存储芯片经由第二组第二缓冲芯片来与第二组信号线交换数据,以及
其中,第一组第二存储芯片经由第二组第二存储芯片和第二组第二缓冲芯片来与第二数据总线和第二组信号线交换数据。
4.根据权利要求3所述的存储系统,
其中,第一存储模块还包括适用于在第一组第一存储芯片与第二组第一存储芯片之间传输数据的所述第一数据总线,以及
其中,第二存储模块还包括适用于在第一组第二存储芯片与第二组第二存储芯片之间传输数据的所述第二数据总线。
5.根据权利要求4所述的存储系统,
其中,在选择所述第一路径的情况下,第一组第一存储芯片与第一组第一缓冲芯片交换数据,
其中,在选择所述第二路径的情况下,第一组第一存储芯片在与第一数据总线耦接的第二组第一存储芯片与第一组第一缓冲芯片之间传输数据,
其中,在选择第三路径的情况下,第二组第二存储芯片与第二组第二缓冲芯片交换数据,以及
其中,在选择第四路径的情况下,第二组第二存储芯片在与第二数据总线耦接的第一组第二存储芯片与第二组第二缓冲芯片之间传输数据。
6.根据权利要求5所述的存储系统,
其中,第一存储模块还包括第一寄存时钟驱动器,以及
其中,第二存储模块还包括第二寄存时钟驱动器。
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