[发明专利]半导体器件及其制造方法

说明书

半导体器件及其制造方法。该半导体器件包括：第一沟道图案，该第一沟道图案包括第一水平部、垂直部、连接部和第二水平部，所述垂直部从所述第一水平部延伸，所述连接部沿着与所述垂直部相反的方向从所述第一水平部延伸，所述第二水平部沿着与所述第一水平部平行的方向从所述连接部延伸；第一栅堆叠，该第一栅堆叠包围所述第一沟道图案的所述垂直部并且设置在所述第一水平部上方；阱结构，该阱结构设置在所述第二水平部下方，并且包含第一导电类型杂质；以及第一阱接触线，该第一阱接触线与所述第二水平部和所述阱结构直接接触，以将所述第一沟道图案的所述第二水平部与所述阱结构联接。

技术领域

本公开的各种实施方式涉及半导体器件及其制造方法，并且更具体地，涉及三维半导体存储器件及其制造方法。

背景技术

半导体器件包括能够存储数据的多个存储单元晶体管。存储单元晶体管可串联联接在选择晶体管之间，以形成存储器串。为了增大半导体器件的集成度，已经提出了三维半导体器件。在三维半导体中，存储单元晶体管的栅极和选择晶体管的栅极可以在彼此的顶部上堆叠，以形成三维半导体器件。当前正在开发用于提高三维半导体器件的操作可靠性的各种技术。

发明内容

本公开的一个实施方式可以提供一种半导体器件，该半导体器件包括：第一沟道图案，该第一沟道图案包括第一水平部、垂直部、连接部和第二水平部，所述垂直部沿着第一方向从所述第一水平部延伸，所述连接部沿着与所述垂直部相反的方向从所述第一水平部延伸，所述第二水平部沿着与所述第一水平部平行的方向从所述连接部延伸；第一栅堆叠，该第一栅堆叠包围所述第一沟道图案的所述垂直部并且设置在所述第一沟道图案的所述第一水平部上方；阱结构，该阱结构设置在所述第一沟道图案的所述第二水平部下方，并且包含第一导电类型的杂质；以及第一阱接触线，该第一阱接触线与所述第一沟道图案的所述第二水平部和所述阱结构直接接触，以将所述第一沟道图案的所述第二水平部与所述阱结构联接。

本公开的一个实施方式可以提供一种制造半导体器件的方法，该方法包括以下步骤：形成包含第一导电类型的杂质的阱结构；形成沟道层，所述沟道层包括第一水平部、第二水平部、连接部和垂直部，所述第一水平部沿着第一方向与所述阱结构分隔开并且与所述阱结构平行地设置，所述第二水平部比所述第一水平部更靠近所述阱结构设置并且与所述阱结构平行地设置，所述连接部从所述第二水平部朝向所述第一水平部延伸，所述垂直部沿着所述第一方向从所述第一水平部延伸；形成穿过所述第一水平部的第一穿通孔组；形成与所述第一穿通孔组联接并且穿过所述第二水平部的第二穿通孔组；以及形成通过所述第二穿通孔组将所述阱结构与所述第二水平部联接的第一阱接触线。

对于本领域技术人员而言，本发明的这些和其它特征和优点将根据结合附图进行的如下详细描述而变得显而易见。

附图说明

图1至图3是例示根据本公开的半导体器件的实施方式的立体图。

图4A和图4B是例示根据本发明的实施方式的沟道图案的结构的视图。

图5是示意性地例示根据本公开的实施方式的制造半导体器件的方法的流程图。

图6至图19是例示制造图1中例示的半导体器件的方法的视图。

图20A、图20B、图21A、图21B和图22是例示制造图2中例示的半导体器件的方法的视图。

图23A、图23B和图24是例示制造图3中例示的半导体器件的方法的视图。

图25是例示根据本公开的实施方式的存储系统的配置的框图。

图26是例示根据本公开的实施方式的计算系统的配置的框图。

具体实施方式