[发明专利]具有倾斜栅电极的三维半导体存储器件

说明书

一种三维半导体存储器件包括包含单元阵列区域和接触区域的衬底、包含顺序地堆叠在衬底上的栅电极的堆叠结构、穿透堆叠结构的垂直结构、以及连接到接触区域中的栅电极的端部的单元接触插塞。栅电极的端部的上表面相对于单元阵列区域中的衬底的上表面具有锐角。

技术领域

本发明构思的示例实施方式涉及三维半导体器件，更具体地，涉及具有提高的可靠性的三维半导体存储器件。

背景技术

半导体器件可以高度集成以满足对高性能和低成本的需求。例如，二维(2D)或平面半导体器件的集成度可以与单位存储单元所需的面积有关。因此，2D或平面半导体器件的集成密度可以与用于器件的精细图案形成的技术有关。然而，在2D或平面半导体制造工艺中，这样的精细图案形成会需要高成本的设备。

为了帮助缓解该限制，已经开发了包括三维存储单元的三维(3D)半导体器件。然而，在与二维半导体器件相比降低其每位制造成本的同时，用于制造具有高可靠性的三维半导体器件的改善的工艺技术可以实现额外的益处。

发明内容

根据本发明构思的示例实施方式，一种三维半导体存储器件可以包括：衬底，其包括单元阵列区域和接触区域；堆叠结构，其包括顺序地堆叠在衬底上的栅电极；垂直结构，其穿透堆叠结构；以及单元接触插塞，其连接到接触区域中的栅电极的端部。接触区域中的栅电极的端部的上表面可以相对于单元阵列区域中的衬底的上表面具有锐角。

根据本发明构思的示例实施方式，一种三维半导体存储器件可以包括：衬底，其包括单元阵列区域、外围电路区域以及在单元阵列区域与外围电路区域之间的接触区域；堆叠结构，其包括顺序地堆叠在单元阵列区域和接触区域中的衬底上的栅电极；垂直结构，其穿透堆叠结构；以及单元接触插塞，其连接到接触区域中的栅电极的端部。单元阵列区域和接触区域中的衬底可以具有从外围电路区域中的衬底的上表面凹入的上表面。栅电极的端部的上表面可以位于与外围电路区域中的衬底的上表面不同的水平面处。单元接触插塞可以具有基本相同的垂直长度。

根据本发明构思的示例实施方式，一种三维半导体存储器件可以包括：衬底，其包括单元阵列区域和接触区域；多个栅电极，所述多个栅电极堆叠在衬底上并且从单元阵列区域延伸到接触区域；以及多个第一单元接触插塞，所述多个第一单元接触插塞中的各个第一单元接触插塞在接触区域中连接到栅电极中的各个栅电极。所述多个第一单元接触插塞中的各个第一单元接触插塞可以延伸基本相等的距离，以在接触区域中连接到所述多个栅电极中的各个栅电极。

附图说明

图1是示出根据本发明构思的示例实施方式的三维半导体器件的单元阵列的电路图。

图2是示出根据本发明构思的示例实施方式的三维半导体器件的俯视图。

图3示出根据本发明构思的示例实施方式的三维半导体器件，并且是沿图2的线I-I'截取的剖视图。

图4是根据本发明构思的示例实施方式的示出图3的部分A的放大图。

图5是示出根据本发明构思的示例实施方式的三维半导体器件的俯视图。

图6A示出根据本发明构思的示例实施方式的三维半导体器件，并且是沿图5的线I-I'截取的剖视图。

图6B示出根据本发明构思的示例实施方式的三维半导体器件，并且是沿图5的线II-II'截取的剖视图。

图7是示出根据本发明构思的示例实施方式的三维半导体器件中的衬底的接触区域中设置的栅电极的端部的透视图。

图8示出根据本发明构思的示例实施方式的三维半导体器件，并且是沿图2的线I-I'截取的剖视图。

图9是示出根据本发明构思的示例实施方式的三维半导体器件的剖视图。