[发明专利]具无倒角通孔多图型化的装置及形成无倒角通孔的方法

说明书

本发明涉及具无倒角通孔多图型化的装置及形成无倒角通孔的方法，所揭示的是半导体装置以及利用无倒角通孔多图型化制作该等半导体装置的方法。一种方法举例来说，包括：获得中间半导体装置；进行沟槽蚀刻到该中间半导体装置的一部分内以形成沟槽图型；沉积蚀刻堆叠；进行至少一个通孔图型化程序；以及形成至少一个通孔开口到该中间半导体装置的一部分内。此外，还揭示一种中间半导体装置。

技术领域

本发明涉及半导体装置、制作半导体装置的方法，以及形成具有更稠密通孔(via)图型及更低电容的装置的方法，并且更特别的是用于形成无倒角通孔多图型化的方法及装置。

背景技术

随着半导体持续缩减尺寸，通孔的间隔持续缩减。随着通孔更靠近在一起移动，顶端处的倒角位置可能太接近相邻通孔。通孔的顶端位置若太靠近在一起，电容可能会增加。属于单独网下面层阶处的倒角的线与相关联线之间的介电性隔离亦有破坏最小关键尺寸规则的风险。因此，需要用于减少通孔倒角的新装置及方法，以使后段(BEOL)电容尽可能保持低。

发明内容

在一项态样中，透过提供一种方法，克服先前技术的缺点，并且提供附加优点，该方法举例来说，包括：获得中间半导体装置；进行沟槽蚀刻到该中间半导体装置的一部分内以形成沟槽图型；沉积蚀刻堆叠；进行至少一个通孔图型化程序；以及形成至少一个通孔开口到该中间半导体装置的一部分内。

在另一态样中，提供一种中间半导体装置，其举例来说，包括：衬底(substrate)；位在该衬底上的第一蚀刻终止层；位在该第一蚀刻终止层上的第二蚀刻终止层；位在该第二蚀刻终止层上的低k层；位在该低k层上的第一介电层；位在该介电层上的硬掩模层；沉积于该硬掩模层上的保护屏蔽层，以及其中该保护屏蔽层的一部分伸入位在该硬掩模层、该介电层及该低k层的一部分中的沟槽开口内；以及位在该保护屏蔽层上的第三蚀刻终止层。

附加特征及优点透过本发明的技术来实现。本发明的其它具体实施例及态样于本文中详述，并且视为本发明的一部分。

附图说明

本发明的一或多项态样予以特别指出并且清楚地主张作为本说明书结论处权利要求书中的实施例。本发明的前述及其它目的、特征以及优点经由下文的详细说明配合所附图式将显而易知，其中：

图1根据本发明的一或多项态样，绘示用于图型化程序的方法的一项具体实施例，其可用在半导体处理期间；

图2根据本发明的一或多项态样，绘示前段(FEOL)处理、中段(MOL)处理及沟槽图型化之后，中间半导体装置的一部分的一项具体实施例的三维图；

图3根据本发明的一或多项态样，绘示在装置上方沉积保护屏蔽层、蚀刻终止层及硬掩模之后，图2的中间半导体装置的该部分的三维图；

图4根据本发明的一或多项态样，绘示沉积第一光阻层并且进行第一光刻(lithography)以形成至少一个第一通孔开口之后，图3的中间半导体装置的该部分的三维图；

图5根据本发明的一或多项态样，绘示沉积第一间隔物材料以在至少一个第一通孔开口内形成间隔物并且蚀刻到硬掩模内之后，图4的中间半导体装置的三维图；

图6根据本发明的一或多项态样，绘示剥除光阻层之后，图5的中间半导体装置的三维图；

图7根据本发明的一或多项态样，绘示沉积第二光阻层、进行第二微影以形成至少一个第二通孔开口、沉积第二间隔物材料以在至少一个第二通孔开口内形成间隔物及蚀刻到硬掩模内之后，图6的中间半导体装置的三维图；

图8根据本发明的一或多项态样，绘示剥除光阻层之后，图7的中间半导体装置的三维图；

图9根据本发明的一或多项态样，绘示沉积第三光阻层、进行第三微影以形成至少一个第三通孔开口、沉积第三间隔物材料以在至少一个第三通孔开口内形成间隔物及蚀刻到硬掩模内之后，图7的中间半导体装置的三维图沿着线条9--9取看的一部分；