[发明专利]一种用于高速多路接口总线的差分时钟树电路

说明书

本发明公开了一种用于高速多路接口总线的差分时钟树电路。本用于高速多路接口总线的差分时钟树电路具有低抖动、结构简单、可以级联和抗噪声能力强的特点，还可以高速时钟的长距离传输。本发明高度对称的全模拟差分时钟树电路，具有低抖动、结构简单、可以级联，抗噪声能力强，可以高速时钟的长距离传输。基于该差分时钟树电路形成的级联电路则为全差分结构，差分结构成对出现，对噪声的抑制能力强；其次，差分时钟树电路采用的结构是差分输入/输出的结构形式，可实现级联；再次，采用场效应管偏置供电，可以屏蔽电源以及地上的噪声，实现低抖动特性；最后，采用晶体管的集电极串联电阻降低差分信号的摆幅，驱动能力强，可实现长距离的传输。

技术领域

本发明涉及高速接口总线传输系统，特别涉及一种用于高速多路接口总线的差分时钟树电路。

背景技术

近年来，随着无线通信、卫星定位、遥控遥测技术以及精密制导等现代高技术的广泛应用和不断发展，高速接口总线芯片设计技术成为了半导体行业的新热点。

在多路高速总线系统中，总线的发展由过去的单路高速总线正在朝多路并行高速总线过渡，如双倍速率同步动态随机存储器(DDR)总线，高速串行计算机扩展(PCIE)总线，HyperTransport总线等都是多路高速总线，实际上多路总线通常需要高速时钟树作为片内的时钟信号传输通道。而用于高速多路接口的时钟同步问题是多路高速接口电路中的重要问题，时钟树的电路设计决定多路接口时序的重要环节。

传统的在数字芯片中，时钟树电路都是由传统的缓冲寄存器(Buffer)树组成，如图1所示，这种时钟树的特点是面积较小，可以做成标准单元的形式，功耗较低，设计比较简单。但是相对于高速的接口电路中，目前的时钟速度要远远高于普通的时钟频率，通常时钟频率超过1GHz，这种时钟树如果仍旧采用传统的时钟树，无法满足时钟驱动及抖动特性的要求。

发明内容

针对上述现有技术中的缺点和不足，本发明的目的在于提供一种用于高速多路接口总线的差分时钟树电路，具有低抖动、结构简单、可以级联，抗噪声能力强，可以高速时钟的长距离传输。

本发明的目的是通过以下技术方案实现的：

一种用于高速多路接口总线的差分时钟树电路，包含多级差分子时钟电路；所述每级差分子时钟电路包含晶体管M1和晶体管M2组成的差分电路，所述晶体管M1的漏极D串联电阻R1，在晶体管M2的漏极D串联电阻R2，晶体管M1和晶体管M2的源极S均与场效应管MB1的漏极D电相连，所述场效应管MB1的源极S接地；晶体管M1和晶体管M2的漏极D分别作为差分信号的两个输出端。

其中，所述多级差分子时钟电路至少为2级。

在所述多级差分子时钟电路中，次级的差分子时钟电路的两个晶体管的栅极G分别连接上一级差分子时钟电路的对应晶体管的漏极D；次级差分子时钟电路的场效应管的栅极G与上一级差分子时钟电路的场效应管的栅极G直连。

在工作状态下，所述晶体管M1和晶体管M2的栅极G分别加有工作电压VINA、VINB；所述场效应管MB1的栅极G加有偏置电压Vbias。

所述晶体管M1、晶体管M2和场效应管MB1为P型场效应管。

与现有技术相比，本发明用于高速多路接口总线的差分时钟树电路至少具有以下有益效果：

低抖动、结构简单、可以级联，抗噪声能力强，可以高速时钟的长距离传输。