[发明专利]一种基于SOI工艺的压控振荡器电路

权利要求书

1.一种基于SOI工艺的压控振荡器电路，其特征在于，所述电路包括：依次连接的偏置单元、四级差分延迟模块以及输出缓冲单元，其中，

所述偏置单元接收一外围输入的电压信号，并向所述四级差分延迟模块提供一偏置电压；

所述四级差分延迟模块包括四个依次连接的延迟单元，且每个所述延迟单元具有正、负输入端和正、负输出端，其中，第一个所述延迟单元的正、负输入端分别与第四个所述延迟单元的负、正输出端连接，其正、负输出端分别与第二个所述延迟单元的正、负输入端连接；第三个所述延迟单元的正、负输入端分别与第二个所述延迟单元的正、负输出端连接，其正、负输出端分别与第四个所述延迟单元的正、负输入端连接；

所述输出缓冲单元的正、负输入端分别与第四个所述延迟单元的正、负输出端连接，其正、负输出端分别产生差分输出信号。

2.根据权利要求1所述的基于SOI工艺的压控振荡器电路，其特征在于，所述偏置单元包括：

第一PMOS管，其源极与一电源相连，其漏极与第二PMOS管的源极相连，其栅极与所述第二PMOS管的栅极相连并产生所述偏置电压；

所述第二PMOS管的漏极与第一NMOS管的漏极相连；

所述第一NMOS管的栅极与第二NMOS管的栅极相连并接收所述电压信号，其源极与所述第二NMOS管的漏极相连；

所述第二NMOS管的源极接地。

3.根据权利要求1所述的基于SOI工艺的压控振荡器电路，其特征在于，所述延迟单元包括：

第三PMOS管，其源极与第四PMOS管的源极相连至一电源，其栅极与第五PMOS管的栅极相连并接收所述偏置电压，其漏极与所述第五PMOS管的源极相连；

所述第四PMOS管的栅极与第六PMOS管的栅极相连至所述延迟单元的正输出端，其漏极与所述第六PMOS管的源极相连；

所述第五PMOS管的漏极与所述第六PMOS管的漏极相连至所述延迟单元的负输出端；

第七PMOS管，其源极与第八PMOS管的源极相连至所述电源，其栅极与第九PMOS管的栅极相连并接收所述偏置电压，其漏极与所述第九PMOS管的源极相连；

所述第八PMOS管的栅极与第十PMOS管的栅极相连至所述延迟单元的负输出端，其漏极与所述第十PMOS管的源极相连；

所述第九PMOS管的漏极与所述第十PMOS管的漏极相连至所述延迟单元的正输出端；

第三NMOS管，其漏极与第四NMOS管的漏极相连至所述延迟单元的负输出端，其栅极与第五NMOS管的栅极相连至所述延迟单元的正输入端，其源极与所述第五NMOS管的漏极相连；

所述第四NMOS管的栅极与第六NMOS管的栅极相连至所述延迟单元的正输出端，其源极与所述第六NMOS管的漏极相连；

所述第五NMOS管的源极与所述第六NMOS管的源极相连至地；

第七NMOS管，其漏极与第八NMOS管的漏极相连至所述延迟单元的正输出端，其栅极与第九NMOS管的栅极相连至所述延迟单元的负输入端，其源极与所述第九NMOS管的漏极相连；

所述第八NMOS管的栅极与第十NMOS管的栅极相连至所述延迟单元的负输出端，其源极与所述第十NMOS管的漏极相连；

所述第九NMOS管的源极与所述第十NMOS管的源极相连至地。