[发明专利]一种基于SOI工艺的压控振荡器电路

说明书

本发明涉及一种基于SOI工艺的压控振荡器电路，其包括：依次连接的偏置单元、四级差分延迟模块以及输出缓冲单元，其中，所述偏置单元接收一外围输入的电压信号，并向所述四级差分延迟模块提供一偏置电压；所述四级差分延迟模块四个依次连接的延迟单元，且每个所述延迟单元具有正、负输入端和正、负输出端，其中，第一个所述延迟单元的正、负输入端分别与第四个所述延迟单元的负、正输出端连接；所述输出缓冲单元的正、负输入端分别与第四个所述延迟单元的正、负输出端连接，其正、负输出端分别产生差分输出信号。本发明具有结构简单、面积小、相位噪声低、抗辐射性能强等优点。

技术领域

本发明涉及一种压控振荡器，尤其涉及一种基于SOI(Silicon on insulator，绝缘体上硅)工艺的压控振荡器电路。

背景技术

随着高速集成电路的发展，锁相环被广泛应用于时钟产生电路、时钟恢复电路、频率综合器等领域。在空间辐照环境中，锁相环会受到单粒子效应的影响，从而产生相位偏移或频率扰动，严重时会使锁相环失去锁定，甚至使系统功能中断。

压控振荡器作为锁相环的频率产生模块，直接决定锁相环的工作频率、相位噪声等关键性能。在单粒子作用下，压控振荡器会产生幅度调制、频率调制和瞬时振荡中断三种效应，从而直接影响锁相环的输出。在锁相环所有模块中，压控振荡器对单粒子效应最敏感，且所导致的锁相环输出相位偏移也是最严重的。

随着工艺尺寸的缩小和集成电路工作频率的增加，压控振荡器对单粒子效应的敏感性也不断提高。为了提高锁相环的抗单粒子性能，提出一种抗单粒子加固的压控振荡器电路尤为重要。

目前，大部分的压控振荡器采用三模冗余的加固设计方法，即，如图所示，采用三个相同的振荡模块1’同时工作，最后通过多数表决单元2’输出，从而提高抗单粒子加固，该方法的主要问题是由于需要额外增加两个相同的振荡模块以及多数表决单元，因此功耗和面积开销比常规非加固电路增加至少两倍，同时还要解决输出时钟同步的问题。

发明内容

为了解决上述现有技术存在的问题，本发明旨在提供一种基于SOI工艺的压控振荡器电路，以在实现抗单粒子加固的基础上简化电路结构，减小电路面积，降低相位噪声，并增强抗辐射性能。

本发明所述的一种基于SOI工艺的压控振荡器电路，其包括：依次连接的偏置单元、四级差分延迟模块以及输出缓冲单元，其中，

所述偏置单元接收一外围输入的电压信号，并向所述四级差分延迟模块提供一偏置电压；

所述四级差分延迟模块包括四个依次连接的延迟单元，且每个所述延迟单元具有正、负输入端和正、负输出端，其中，第一个所述延迟单元的正、负输入端分别与第四个所述延迟单元的负、正输出端连接，其正、负输出端分别与第二个所述延迟单元的正、负输入端连接；第三个所述延迟单元的正、负输入端分别与第二个所述延迟单元的正、负输出端连接，其正、负输出端分别与第四个所述延迟单元的正、负输入端连接；

所述输出缓冲单元的正、负输入端分别与第四个所述延迟单元的正、负输出端连接，其正、负输出端分别产生差分输出信号。

在上述的基于SOI工艺的压控振荡器电路中，所述偏置单元包括：

第一PMOS管，其源极与一电源相连，其漏极与第二PMOS管的源极相连，其栅极与所述第二PMOS管的栅极相连并产生所述偏置电压；

所述第二PMOS管的漏极与第一NMOS管的漏极相连；

所述第一NMOS管的栅极与第二NMOS管的栅极相连并接收所述电压信号，其源极与所述第二NMOS管的漏极相连；

所述第二NMOS管的源极接地。

在上述的基于SOI工艺的压控振荡器电路中，所述延迟单元包括：