[发明专利]具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件

说明书

本发明描述了具有带有多电介质栅极堆叠体的Ⅲ‑Ⅴ族材料有源区的非平面半导体器件。例如，半导体器件包括设置在衬底上方的异质结构。异质结构包括具有沟道区的三维Ⅲ‑Ⅴ族材料体。源极和漏极材料区设置在所述三维Ⅲ‑Ⅴ族材料体上方。沟槽设置在所述源极和漏极材料区中，将源极区与漏极区分开，并且暴露所述沟道区的至少一部分。栅极堆叠体设置在所述沟槽中并且设置在所述沟道区的暴露的部分上。所述栅极堆叠体包括第一和第二电介质层以及栅极电极。

本申请为分案申请，其原申请是2015年2月27日进入中国国家阶段、国际申请日为2013年6月12日的国际专利申请PCT/US2013/045507，该原申请的中国国家申请号是201380045132.X，发明名称为“具有带有多电介质栅极堆叠体的III-V族材料有源区的非平面半导体器件”。

技术领域

本发明的实施例涉及半导体器件的领域，并且具体而言，涉及具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的半导体器件的领域。

背景技术

在过去的几十年里，集成电路中的特征的缩放已经是不断成长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够增大半导体芯片的有效不动产上的功能单元的密度。例如，缩小晶体管尺寸允许芯片上包含的存储器或逻辑设备的数量增加，实现具有更大的容量的产品的制造。然而，对于越来越大容量的驱动并不是没有问题。对每个器件的性能进行最优化的必要性变得越发显著。

在诸如Ⅲ-Ⅴ族材料系统之类的外延生长的半导体异质结构中形成的半导体器件由于其低有效质量以及减小的杂质散射而在晶体管沟道中提供了格外高的载流子迁移率。这种器件提供了高驱动电流性能并且显示出用于未来的低功率、高速逻辑应用的前景。然而，在基于Ⅲ-Ⅴ族材料的器件的领域中仍然需要显著的改进。

另外，在集成电路器件的制造中，诸如三栅极晶体管之类的多栅极晶体管已经随着器件尺寸不断缩小而变得更普遍。已经尝试了很多不同技术来减小这种晶体管的结泄漏。然而，在结泄漏抑制的领域中仍然需要显著的改进。

附图说明

图1A示出了具有带有单个电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的截面图。

图1B是在100kHz到2MHz的频谱上的作为图1A的器件的V_G的函数的C/A的曲线图。

图2示出了根据本发明的实施例的具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的截面图。

图3示出了根据本发明的另一个实施例的具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的另一个非平面半导体器件的截面图。

图4示出了根据本发明的实施例的具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的角视图。

图5A示出了根据本发明的实施例的基于纳米线的半导体结构的三维截面图。

图5B示出了根据本发明的实施例的沿a-a'轴截取的图5A的基于纳米线的半导体结构的截面沟道视图。

图5C示出了根据本发明的实施例的沿b-b'轴截取的图5A的基于纳米线的半导体结构的截面间隔体视图。

图6A-6E示出了根据本发明的实施例的表示制造具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的方法中的各种操作的截面图。

图7示出了根据本发明的一种实施方式的计算设备。

具体实施方式