[发明专利]半导体集成电路器件

说明书

本发明涉及一种半导体集成电路器件。本发明公开了一种改善差分放大电路输出信号特性的方法。在输入数据信号为“Low”电平时，流经晶体管16的电流I1的电流将会减少，且电阻14和电阻14a的连接部(节点D)的电位将变高。将所述电位输入(负反馈)到晶体管18的栅极而使该栅极电位变高，由此便可调大尾电流量I_TAIL。在输入数据信号为“High”电平时，由于电流I1的电流过多而使节点D的电位下降。因此，晶体管18的栅极电位(负反馈)将下降，而可调小尾电流量I_TAIL。所以，可通过输入波形的上升沿和下降沿来缩短与输出波形之间的延迟时间的差。

本申请是申请号为201210309382.7、申请日为2012年8月28日、名称为“半导体集成电路器件”的发明专利申请的分案申请。

技术领域

本发明涉及一种半导体集成电路器件，尤其是涉及一种用于连接其他半导体集成电路器件的接口电路的有效的技术。

背景技术

在将SDRAM(Synchronous Dynamic Random Access Memory)等半导体集成电路器件连接到微机等半导体集成电路器件上时，各个器件内必须具备接口电路。所述接口电路是按照各类SDRAM的国际标准规格的规定来设计的。

SDRAM的标准规格有DDR(Double Data Rate:双数据速率)规格、DDR2规格、DDR3规格、LPDDR(Low Power Double Data Rate：低功耗双数据速率)规格及LPDDR2规格等。

DDR规格具有在时钟信号的上升和下降时可同时进行数据读写的DDR功能，并可以以SDRAM的内部的时钟频率的2倍的速度传送数据。

由于DDR2规格中，向外部输出时的时钟频率为SDRAM的内部时钟频率的2倍的速度，所以可以4倍的速度进行数据传送。DDR3规格中，向外部输出时时钟频率为SDRAM的内部的时钟频率的4倍的速度，所以可以8倍的速度进行数据传送。

近年来，SDRAM的数据传送速度正向高速化进化，同时，也要求更高可靠性的数据传送技术。在具有DDR功能的SRAM中，为了在时钟信号的Rise边沿(波形上升沿)和Fall边沿(波形下降沿)两边读取数据，不仅需要考虑时钟信号的Rise边沿和数据的Rise边沿以及Fall边沿两者之间的定时容限，还需考虑时钟信号的Fall边沿和数据的Rise边沿以及Fall边沿之间的定时容限。

而且，在LPDDR2规格时，外部时钟信号的频率最高为533MHz(数据传送速度为1066Mbps)，DDR3SDRAM时限定为最高只可达到外部时钟信号的频率800MHz(数据传送速度为1600Mbps)。随着数据传送速度的高速化而导致数据传送期间变短，因此越来越难于确保定时容限。

专利文献1日本特开2000－156082号公报

发明内容

对于具有DDR功能的SDRAM的接口电路中，如专利文献1所记载的，使用了具有差分放大电路的输入缓冲器电路。其中，所述差分放大电路一端的输入端子接收单端输入信号，而另一端输入端子接收基准电压。

所述差分放大电路中，在输入信号的电压比基准电压时大(输入信号为“High”电平)及小(输入信号为“Low”电平)时，差分放大器的输出信号的特性也有所不同。具体地说就是，差分放大电路中，从输入信号的波形的上升沿开始到对其响应且输出信号的波形发生变化为止的响应时间与从输入信号的波形下降沿开始到对其响应且输出信号的波形发生变化为止的响应时间之间，存在差异。

半导体集成电路器件通过多条用于传送数据的信号线与SDRAM连接。因此，半导体集成电路器件的接口电路中，每条总线上都设有输入缓冲器电路。为了在半导体集成电路器件内正确读取多个位的数据，优选在多个输入缓冲器电路在几乎相同时序里分别输出输出信号。