[发明专利]氧化硅的选择性沉积在审
申请号: | 201810154686.8 | 申请日: | 2018-02-23 |
公开(公告)号: | CN108735675A | 公开(公告)日: | 2018-11-02 |
发明(设计)人: | 卡普·瑟里什·雷迪;梅里哈·歌德·兰维尔;纳格拉杰·尚卡尔;丹尼斯·M·豪斯曼;大卫·查尔斯·史密斯;卡西克·希瓦拉马克里斯南;大卫·W·波特 | 申请(专利权)人: | 朗姆研究公司 |
主分类号: | H01L21/84 | 分类号: | H01L21/84 |
代理公司: | 上海胜康律师事务所 31263 | 代理人: | 李献忠;张华 |
地址: | 美国加利*** | 国省代码: | 美国;US |
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摘要: | |||
搜索关键词: | 衬底材料 选择性沉积 沉积 延迟 成核 衬底 蚀刻 氧化硅 原子层 核化 减小 重设 重置 半导体 关联 | ||
1.一种在半导体衬底上进行沉积的方法,所述方法包括:
在半导体衬底上选择性沉积材料,所述衬底包括多种衬底材料,所述多种衬底材料具有对应于根据成核延迟差值在其上所沉积的所述材料的不同核化延迟;
蚀刻沉积在所述衬底上的所述材料的一部分以重设所述衬底材料之间的成核延迟差值;并且
进一步在所述衬底上选择性沉积所述材料。
2.根据权利要求1所述的方法,其中与第一衬底材料相关联的成核延迟小于与第二衬底材料相关的成核延迟,其中在所述第一衬底材料上预期进行沉积,而在所述第二衬底材料上预期不进行沉积。
3.根据权利要求2所述的方法,其中所述成核延迟差值随着所述沉积的进行而减小。
4.根据权利要求1所述的方法,其中所述蚀刻循环执行,循环包括将所述衬底暴露于蚀刻气体以使所述衬底的表面改性;以及
将所述衬底暴露于去除气体以去除经改性的所述表面的至少一些。
5.根据权利要求1所述的方法,其中所述沉积循环进行,所述循环包括将所述衬底暴露于沉积前体以使所述衬底的表面改性;以及将所述衬底暴露于还原剂以沉积所述材料。
6.根据权利要求1所述的方法,其中重复在所述衬底上选择性沉积所述材料并且蚀刻所沉积的所述材料的一部分使所沉积的所述材料变厚,而不导致沉积选择性的相应破坏。
7.根据权利要求1所述的方法,其中重复在所述衬底上选择性沉积所述材料并蚀刻所沉积的所述材料的一部分防止脱靶沉积。
8.根据权利要求1所述的方法,其中待沉积的所述材料为氮化铝(AlN)。
9.根据权利要求1所述的方法,其中所述多种衬底材料选自由氧化硅(SiO2)、氮化硅(Si3N4)、碳化硅(SiC)、氧化铝(Al2O3)和氮化铝(AlN)组成的群组。
10.根据权利要求1所述的方法,其中,所述多种衬底材料选自由铪(Hf)、锆(Zr)和氧化锡(SiO2)组成的群组。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
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H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造