[发明专利]氧化硅的选择性沉积

说明书

氧化硅的选择性沉积。本发明涉及使用原子层蚀刻重置进行选择性沉积。提供了用于通过在半导体衬底上选择性沉积材料而在该衬底上进行沉积的方法。所述衬底具有多种衬底材料，每一种具有对应于在其上所沉积的所述材料的不同核化延迟。具体而言，根据成核延迟差值，与第一衬底材料相关联的成核延迟小于与第二衬底材料相关的成核延迟，其中在所述第一衬底材料上预期进行沉积，而在所述第二衬底材料上预期不进行沉积，所述成核延迟差值随着所述沉积的进行而减小。蚀刻所沉积的所述材料的一部分以重设所述第一衬底材料和所述第二衬底材料之间的成核延迟差值。所述材料进一步在所述衬底上选择性沉积。

技术领域

本发明总体上涉及半导体领域，具体涉及使用原子层蚀刻重置进 行选择性沉积。

背景技术

随着半导体衬底特征尺寸的缩小，对处理技术的需求不断增长， 以帮助器件收缩并实现三维架构。原子级处理(如原子层沉积(ALD)，原 子层蚀刻(ALE))已被发现在这方面是有用的技术。然而，继续半导体器 件小型化和缺陷减少的挑战依然存在。

发明内容

提供了用于通过在半导体衬底上选择性沉积材料而在该衬底上进 行沉积的方法。所述衬底具有多种衬底材料，每一种具有对应于在其上所沉 积的所述材料的不同核化延迟。具体而言，根据成核延迟差值，与第一衬底 材料相关联的成核延迟小于与第二衬底材料相关的成核延迟，其中在所述第 一衬底材料上预期进行沉积，而在所述第二衬底材料上预期不进行沉积，所 述成核延迟差值随着所述沉积的进行而减小。蚀刻沉积的所述材料的一部分 以重设所述第一衬底材料和所述第二衬底材料之间的成核延迟差值。所述材 料进一步在所述衬底上选择性沉积。

所述蚀刻可以循环执行，其中，循环包括：将衬底暴露于蚀刻气 体以使所述衬底的表面改性；以及将所述衬底暴露于去除气体以去除经改性 的所述表面的至少一些。将所述衬底暴露于蚀刻气体可以进一步包括点燃等 离子体。在一些实施方式中，该方法进一步包括向衬底施加偏置。蚀刻气体 可以是含氯化合物。在多种实施方式中，循环蚀刻介于约1埃至约50埃之间 的沉积的材料和/或膜。室可以在暴露之间清扫。

沉积循环可以包括：将所述衬底暴露于沉积前体以使所述衬底的 表面改性；以及将所述衬底暴露于还原剂以沉积所述膜。在一些实施方式 中，该方法还包括点燃等离子体。在一些实施方式中，在将衬底暴露于沉积 前体期间，至少一些沉积前体吸附到衬底的表面上。室可以在暴露之间清 扫。

在一些实施方式中，蚀刻和沉积在同一室中执行。蚀刻可以非共 形地进行。在一些实施方式中，蚀刻或沉积中的至少一个是自限性反应。

另一方面涉及一种方法，其包括：(a)将容纳在室中的衬底暴露 于第一反应物和第二反应物的交替脉冲以在所述衬底上沉积膜，所述衬底具 有第一衬底材料和第二衬底材料，在所述第一衬底材料上预期沉积所述膜， 并且在所述第二衬底材料上预期不沉积所述膜，所述第二衬底材料不同于所 述第一衬底材料，并且根据成核延迟差值，所述第一衬底材料的所述成核延 迟小于所述第二衬底材料的所述成核延迟，所述成核延迟差值随着所述沉积 进行而减小；(b)将容纳在室中的衬底暴露于蚀刻气体和去除气体的交替脉 冲以蚀刻所沉积的所述材料的一部分，以重置所述第一衬底材料和所述第二 衬底材料之间的成核延迟差值。在一些实施方式中，(a)和(b)可以在同 一室中执行，而不破坏真空。在一些实施方式中，可以重复(a)和(b)直 到产生足够的净沉积物。

去除气体可以是选自由N₂、Ar、He和Ne组成的组的载气。在一 些实施方式中，(a)和(b)在同一室中执行并且顺序地执行。此外，室可 以在脉冲之间被清扫。在多种实施方式中，所述方法(a)还包括向衬底施加 偏置。在一些实施方式中，所述方法还包括当将衬底暴露于去除气体时点燃 等离子体。该方法还可以包括当将衬底暴露于第二反应物时点燃等离子体。