[发明专利]用于设计集成电路芯片的方法、系统及电脑程序产品

权利要求书

1. 一种用于设计集成电路芯片的方法，其特征在于，其包含：

针对一芯片，生成一第一电路布局，该第一电路布局包含至少一去耦电容；以及

执行一后处理去耦电容插入操作，以在该至少一去耦电容外加入至少一附加去耦电容，该后处理去耦电容插入操作包含：

对于该第一电路布局的至少一部分，识别出至少一些具有正向时序冗余的至少一部分电路的位置，以作为一候选位置；以及

在该候选位置的至少一位置插入至少一该附加去耦电容；

该冗余为包含所需时间与到达时间之间的差异，该正向时序冗余为包含其中相对于被认为是所需时间的到达时间是正的的情况；

在该芯片的该至少一部分电路内，该后处理去耦电容插入操作依照时间冗余程度的降序顺序重复进行；

该第一电路布局包含至少一填充位置，且其中识别步骤包含：

识别该第一电路布局的该至少一部分电路中的至少一该填充位置上具有一Metal-1信号交越；

该识别步骤包含识别该芯片的该第一电路布局的至少该部分中，仅以至少该部分中的具有正向时序冗余的多个Metal-1交越信号该填充位置作为该候选位置；以及以至少一对应去耦电容取代至少一个该候选位置。

2.如权利要求1所述的方法，其特征在于，该第一电路布局满足为该芯片定义的所有时序需求。

3.如权利要求1所述的方法，其特征在于，该至少一部分电路包含整个该第一电路布局。

4.如权利要求1所述的方法，其特征在于，在整个该芯片中，该后处理去耦电容插入操作依照时间冗余程度的降序顺序重复进行。

5.如权利要求1所述的方法，其特征在于，在具有正向时序冗余的电路中的所有填充位置被识别为该候选位置。

6.如权利要求1所述的方法，其特征在于，在该芯片的至少一部分电路中，该后处理去耦电容插入操作重复进行直到达到以下停止标准：所有插入的去耦电容的总和已经达到预定的总电容值。

7.如权利要求1所述的方法，其特征在于，更包含：

检查至少一填充位置以确认该至少一填充位置上方是否存在一Metal-1走线，而没有Metal-1走线在其上方的该至少一填充位置由该去耦电容取代。

8.如权利要求7所述的方法，其特征在于，所有该填充位置被确认是否有该Metal-1走线在其上方。

9.如权利要求7所述的方法，其特征在于，用该去耦电容取代一个别填充位置的必要条件是在该个别填充位置上方不存在该Metal-1走线。

10.如权利要求1所述的方法，其特征在于，以正向时序识别Metal-1电路区段，迫使至少一填充位置与该去耦电容互换，导致设计规则/电路短路，并重新走线至少一个正在短路的Metal-1电路，以缓解高于Metal-1的一金属层中的信号短路现象。

11.如权利要求1所述的方法，其特征在于，该第一电路布局包含至少一个填充位置，其中识别步骤包含：

识别该填充位置中的至少一部分具有正向时序冗余的电路的该填充位置作为该候选位置。