[发明专利]用于设计集成电路芯片的方法、系统及电脑程序产品

说明书

本发明提供一种用于设计集成电路芯片的方法、系统及电脑程序产品。该用于设计集成电路芯片的方法包含：产生包含至少一个去耦电容的芯片的第一电路布局；以及执行后处理去耦电容插入步骤，以在至少一个去耦电容之外添加至少一个额外的去耦电容，步骤包含：对于第一电路布局的至少一部分，识别出至少一些具有正向冗余的至少一部分电路的位置作为“候选”位置；以及在“候选”位置中的至少一个相应位置处插入至少一个附加去耦电容。本发明可优化集成电路的设计和制造。

技术领域

本发明涉及一种芯片设计，更具体的是涉及一种用于设计集成电路芯片的方法、系统及电脑程序产品。

背景技术

芯片设计对干扰(noise)敏感，由于潜在的干扰发生器(例如但不限于提供Vdd和接地信号的电网(power grid))，将存在超过设计中内置干扰界限的风险。已知内嵌式去耦电容(decoupling capacitor,以下简称decap)连接至电网(power mesh)可减少干扰的影响。添加去耦电容对于降低干扰是有效的，因为它们提供电荷定位(chargelocalization)。可以将去耦电容添加到不具有电路单元(cell)的集成电路的区域，或者可以添加到诸如高速存储器的“高风险”区域中。

已知会在超大规模集成电路芯片(VLSI)中使用去耦电容。其常用技术具体描述在以下专利中：US6323050、US6763509、US6898769、US7222320、US7245516、US8421205、US8479136、US9262572、US9465899，以及以下的专利申请中：US20070061769A1、US20140167815A1、US20150186586A1及US20160117431A1。

美国专利号码8224601中描述了常用的去耦电容估计以及决定需要多少去耦电容单元来解决设计中本地产生的功率干扰的方法。

来自Synopsys.com的David Stringfellow和John Pedicone对另一种传统的去耦电容(dcap)的放置过程在网络上可取得的公开文档：“Decoupling CapacitanceEstimation,Implementation,and Verification：A Practical Approach for DeepSubmicron SoCs”中进行了描述。该文件描述了电源电压的动态变化，这是影响芯片性能的一个问题，因此构成了DSM SoC设计团队的“重大课题”。为了达到电源供给网络中可接受的电压波动水准，配置了足够数量的去耦电容。接着，所产生的去耦电容可充当高频电路(high-frequency circuit)的本地电荷存储器(local charge reservoir)，从而减少电源干扰对邻近电路的影响。该文档描述了如何在最先进的VLSI装置中使用DCAP测计和实施流程。

Amit Dey、Vikas Garg、Rahul Saxena、Shailesh Kumar在“智能去耦电容插入方法”中描述了一种的“设置与走线”设计方法，网址是以下位置：www.design-reuse.com/articles/31663/smart-decouplingcapacitor-insertion-methods.html。Dey等人描述了“在“设置与走线”设计中已经插入了去耦电容和填充物，为了增加去耦电容值，我们必须将已插入的填充物交换成去耦电容”。为使第一金属层(Metal-1)及穿孔(via)层重新走线，当插入去耦电容时，可能会使Metal-1的去耦电容产生潜在的短路和间隔冲突(spacingviolation)。为了重新走线Metal-1及via1的路径，将加入Metal-1及via1的走线阻塞(routing blockages)。但在此之前我们将从此设计中移除所有去耦电容及填充物。在加入走线阻塞后，在Metal-1及via1层以及走线阻塞之间将会有许多短路及间隔冲突。为解决这些短路，由于产生冲突的走线为环保走线，将导致走线在走线阻塞中重新定位。接着走线阻塞将被删除。此时去耦电容将在没有任何DRC冲突下轻易的被插入，且去耦电容中的Metal-1层将占据原本走线阻塞的区域。藉此技术，我们可以将去耦电容值改善10～20％。”