[发明专利]一种半导体互连结构的制备方法

说明书

本发明涉及一种半导体互连结构的制备方法，该制备方法包括以下步骤：提供具有互连线的下方介质层；在下方介质层上依次形成富含氮的蚀刻终止检测层、层间介质层、低K缓冲层、金属硬掩模层；在金属硬掩模层层上形成具有开口图案的光刻胶层，以光刻胶的开口图案为掩模，对下方的金属硬掩模层进行第一刻蚀；在金属硬掩模层中形成开口之后，对下方的层结构进行第二刻蚀，第二刻蚀采用第二源功率的氧等离子体刻蚀，并且其中的第二源功率大于第一源功率；当刻蚀到富含氮的蚀刻终止检测层时，采用氮等离子体进行第三刻蚀，并在刻蚀过程中通入氢气还原气体；在暴露出下方的互连线之后，持续通入氢气，最终获得层间介质层中的开口结构。

技术领域

本发明涉及半导体互连结构的制备方法，特别是涉及一种具有低K或超低K层间介质层的互连结构制备方法。

背景技术

半导体集成电路技术的飞速发展不断对互连技术发展提出新的要求。目前，在半导体制造的后段工艺中，为了连接各个部件构成的集成电路，通常使用具有相对高导电率的金属材料，但随着半导体器件的尺寸不断收缩，互连结构变得越来越窄，从而导致互连电阻越来越高。铜借助于其优异的导电性，铜互连技术已广泛应用于90nm和65nm的技术节点的工艺中。

在现有形成铜布线或铜互连的过程中，通过刻蚀绝缘介质层形成沟槽或通孔，然后在沟槽或者通孔中填充铜导电材料。然而由于金属连线之间的空间逐渐缩小，因此，用于隔离金属连线之间的绝缘介质层也变得越来越薄，这样会导致金属连线之间可能会发生不利的相互作用或串扰。现已研究发现，降低用于隔离金属连线层的绝缘介质层的介电常数(K)，可以有效降低这种串扰，同时，降低层间介质层材料的K值还可以有效降低互连的电阻电容延迟效应(RC delay)。

然而，低K或超低K绝缘介质材料的使用对于半导体制造工艺提出来新的要求，一方面，为了获得低K材料或超低K材料，降低材料的K值，通常使用的材料为多孔材料，然而多孔材料的机械强度偏低，这就导致在刻蚀通孔或沟槽过程中，绝缘介质层容易受到破坏，另一方面，多孔的绝缘介质层容易受到外界材料的渗入，而造成污染，降低材料的可靠性。

同时，在形成互连结构的通孔或者沟槽结构时，需要多次用到光刻技术和刻蚀步骤，在光刻步骤和刻蚀步骤中，在刻蚀之后均需要去除掩模层，在现有技术中去除掩模层时，采用干法或者湿法刻蚀的步骤，这样虽然可以较精准的去除后续不需要的掩模结构，但不可避免的对下方的层间介质层造成损伤或污染，这样就会造成层间介质层的介电常数发生漂移，从而导致层间介质层的电容值发生变化；并且在层间介质层形成的通孔或沟槽下方对应有其他的互连线结构，在刻蚀时，容易对下方的互连线结构造成损伤，这些都会对半导体器件的稳定性和可靠性造成很大的影响。

鉴于上述问题，需要提供一种具有低K或者超低K的层间介质层的互连结构的制备方法，一方面要减少工艺步骤并减少对层间介质层的损害，同时还要防止对下方的互连线结构的损伤。

发明内容

本发明内容部分中引入一系列简化形式的概念，这将在具体实施部分进行详细的说明。

本发明解决的技术问题是提供一种具有低K或者超低K的层间介质层的互连结构的制备方法，防止在制备过程中对层间介质层的损害，并防止对下方的互连线结构造成损伤，并且减少制备工艺，减少成本，提高半导体器件的稳定性和可靠性。