[发明专利]三维半导体存储器装置

说明书

一种三维半导体存储器装置，其包括：单元串，其从衬底的顶表面竖直地延伸，并且包括第一单元晶体管和第二单元晶体管；第一字线和第二字线，其分别连接至第一单元晶体管的栅电极和第二单元晶体管的栅电极；第一传输晶体管，其将第一字线连接至行解码器；以及第二传输晶体管，其将第二字线连接至行解码器。第一传输晶体管包括在第一字线与行解码器之间并联连接的多个第一子晶体管。

相关申请的交叉引用

本申请要求于2017年4月5日在韩国知识产权局提交的韩国专利申请No.10-2017-0044144的优先权，该申请的公开以引用方式全文并入本文中。

技术领域

本公开涉及一种半导体存储器装置，并且更具体地，涉及一种具有改进的电气特性的三维半导体存储器装置。

背景技术

半导体装置高度集成以满足用户要求的高性能和低制造成本。由于半导体装置的集成是确定产品价格的重要因素，因此尤其越来越需要高度集成。因此，已经提出了具有三维排列的存储器单元的三维半导体存储器装置。

发明内容

本公开的实施例提供了一种具有改进的可靠性和电气特性的三维半导体存储器装置。

本公开的一个目的不限于上述这个，本领域技术人员将从以下描述中清楚地理解上面未提及的其它目的。

根据本公开的示例性实施例，一种三维半导体存储器装置可包括：单元串，其从衬底的顶表面竖直地延伸，并且包括第一单元晶体管和第二单元晶体管。第一字线和第二字线分别连接至第一单元晶体管的栅电极和第二单元晶体管的栅电极。第一传输晶体管将第一字线连接至行解码器，并且第二传输晶体管将第二字线连接至行解码器。

第一传输晶体管可包括在第一字线与行解码器之间并联的多个第一子晶体管。

根据本公开的示例性实施例，一种三维半导体存储器装置可包括：衬底，其包括外围电路区和单元阵列区。电极结构包括竖直堆叠在单元阵列区的衬底上的字线。所述字线包括相对于衬底的顶表面位于第一距离处的下字线和相对于衬底的顶表面位于第二距离处的上字线，该第二距离大于第一距离。第一传输晶体管布置在外围电路区的衬底上，并且将行解码器连接至下字线。第二传输晶体管布置在外围电路区的衬底上，并且将行解码器连接至上字线。第一传输晶体管可包括连接至下字线的m个第一子晶体管，并且第二传输晶体管可包括连接至上字线的n个第二子晶体管，其中n和m是自然数。

根据本公开的示例性实施例，一种三维半导体存储器装置的制造方法包括：形成从衬底的顶表面竖直地延伸并且包括第一单元晶体管和第二单元晶体管的存储器单元串；形成分别连接至第一单元晶体管的栅电极和第二单元晶体管的栅电极的第一地址线和第二地址线；形成将第一地址线连接至行解码器的具有第一有效栅极宽度的第一传输晶体管装置；以及形成将第二地址线连接至行解码器的具有第二有效栅极宽度的第二传输晶体管装置。第二有效栅极宽度与第一有效栅极宽度不同，以减小将驱动信号从行解码器发送至第一地址线和第二地址线中的每一条的时间差。

附图说明

图1是用于解释根据本公开的示例性实施例的三维半导体存储器装置的简化构造的示意图。

图2是示出根据本公开的示例性实施例的三维半导体存储器装置的单元阵列的简化框图。

图3是示出根据本公开的示例性实施例的三维半导体存储器装置的单元阵列和传输晶体管单元的电路图。

图4是根据本公开的示例性实施例的三维半导体存储器装置的简化平面图。

图5是示出根据本公开的示例性实施例的三维半导体存储器装置的沿着图4的第一方向截取的简化剖视图。

图6A和图6B分别是沿着图5的A-A'线和B-B'线截取的平面图。