[发明专利]缓冲存储器中的推测性读

说明书

本公开的发明名称是“缓冲存储器中的推测性读”。通过缓冲存储器访问链路从主机装置接收对与特定地址关联的数据的推测性读请求。对该数据的读请求被发送到存储器装置。响应该读请求，从存储器装置接收该数据，并且将接收的数据作为对于推测性读请求后接收的需求读请求的响应发送到主机装置。

对相关申请对交叉引用

本申请要求对于2014年12月23日提交的名称为“SPECULATIVE READS INBUFFERED MEMORY”的美国非临时专利申请No. 14/582121的权益和优先权，该申请通过引用以其整体被结合于本文中。

技术领域

本公开一般涉及计算架构领域，并且更具体地说，涉及缓冲存储器协议。

背景技术

半导体加工和逻辑设计方面的进步已允许在集成电路装置上可存在的逻辑数量的增加。因此，计算机系统配置已从系统中的单个或多个集成电路发展到各个集成电路上存在的多个核和多个逻辑的处理器。处理器或集成电路一般包括单个处理器管芯，其中处理器管芯可包括任意数量的核、硬件线程、逻辑的处理器、接口、存储器、控制器集线器等。

由于在更小封装中容纳更大处理功率的能力更大，更小的计算装置的普遍性已增大。智能电话、平板式计算机、超薄笔记本及其它用户设备已迅速增长。然而，这些更小的装置依赖服务器进行数据存储和超过形状因数的复杂处理。因此，高性能计算市场（即，服务器空间）中的需求也已增大。例如，在现代服务器中，一般不但有带多个核的单个处理器，而且有多个物理处理器（也称为多个插槽（socket））以增大计算功率。但随着处理功率与计算系统中装置的数量一起增大，在插槽与其它装置之间的通信变得更重要。

事实上，互连已从主要处理电通信的更传统的多支路（multi-drop）总线成长到有助于快速通信的成熟互连架构。不过，由于对将来处理器在甚至更高速率耗用的需求，对现有互连架构的能力提出了对应的需求。

附图说明

图1示出根据一个实施例，包括串行点对点互连以连接计算机系统中的I/O装置的系统的简化框图；

图2示出根据一个实施例的分层协议栈的简化框图；

图3示出事务描述符的一实施例。

图4示出串行点对点链路的一实施例。

图5示出可能高性能互连（HPI）系统配置的实施例。

图6示出与HPI关联的分层协议栈的一实施例。

图7示出示例状态机的表示。

图8示出通过示例二十通路（lane）数据链路发送的示例微片（flit）的表示。

图9示出通过示例八通路数据链路发送的示例微片的表示。

图10示出示例多槽（multi-slot）微片的表示。

图11示出通过示例八通路数据链路发送的示例微片的表示。

图12示出包括调试消息的示例多槽微片的表示。

图13示出利用缓冲存储器协议的系统的表示。

图14示出支持缓冲存储器协议的缓冲器装置的表示。

图15A-15C示出在缓冲存储器协议中示例微片的表示。

图16A-16C示出根据一些实现，在缓冲器装置与主机装置之间的示例通信。

图17示出用于包括多个处理器插槽的计算系统的块的一实施例。

图18示出用于包括多核处理器的计算系统的块的另一实施例。

各个图形中类似的引用标号和标示指示类似的元件。