[发明专利]高速内部迟滞型比较器

说明书

一种高速内部迟滞型比较器。高速内部迟滞型比较器的差动放大器的有源负载的晶体管控制端设置有阻抗提供单元，以提高晶体管工作在主动区时的增益，加快高速内部迟滞型比较器的响应速度。

技术领域

本发明是有关于一种比较器，且特别是有关于一种高速内部迟滞型比较器。

背景技术

在多种不同的模拟/数字转换器(A/D Converter，ADC)电路中(例如闪烁型ADC(Flash ADC)、插值型ADC(Interpolation ADC)、流水线型ADC(Pipeline ADC)及两步式ADC(Two Step ADC))以及高速的信号接收器(high-speed receiver for RX signal)，常会需要高速的比较器电路，以因应目前数字电路的高速操作的要求。一般来说，高传输速率的输入信号中的信号成分与噪声成份的信号振幅差异较小，为了使比较器能对应输入信号中的信号成分输出正确的比较结果，通常可通过增大比较器中的电流源的电流或于比较器电路中另外设置预缓冲器来达到目的。然而现有技术具有功率消耗大、成本高以及增加电路面积等问题。

发明内容

本发明提供一种高速内部迟滞型比较器，可正确地获取高传输速率的输入信号中的信号成分，而不会有功率消耗大、成本高以及增加电路面积等问题。

本发明的高速内部迟滞型比较器包括差动放大器，差动放大器的有源负载耦接差动放大器的电源端以及输出端。有源负载包括第一晶体管至第四晶体管、第一阻抗提供单元以及第二阻抗提供单元。第一晶体管的第一端与第二端分别耦接差动放大器的电源端与差动放大器的第一输出端。第二晶体管的第一端与第二端分别耦接差动放大器的电源端与差动放大器的第二输出端，第二晶体管的控制端还耦接第一晶体管的第二端。第一阻抗提供单元耦接于第一晶体管的控制端与第二晶体管的控制端之间，第一阻抗提供单元用以提供第一阻抗。第三晶体管的第一端与第二端分别耦接差动放大器的电源端与差动放大器的第二输出端。第四晶体管的第一端与第二端分别耦接差动放大器的电源端与差动放大器的第一输出端，第四晶体管的控制端还耦接第三晶体管的第二端。第二阻抗提供单元耦接于第三晶体管的控制端与第四晶体管的控制端之间，第二阻抗提供单元用以提供第二阻抗。

在本发明的一实施例中，上述的第一阻抗提供单元以及第二阻抗提供单元使得差动放大器的一输出阻抗于小信号模型中具有电感性负载的特性。

在本发明的一实施例中，上述的第一阻抗提供单元与第二阻抗提供单元分别包括电阻。

在本发明的一实施例中，上述的第一阻抗提供单元与第二阻抗提供单元分别包括晶体管。

在本发明的一实施例中，上述的差动放大器还包括差动对，其耦接有源负载以及差动放大器的电流端，接收差动输入信号。

在本发明的一实施例中，上述的差动输入信号的传输速率大于等于6Gb/s。

在本发明的一实施例中，上述的高速内部迟滞型比较器还包括，电流源电路，其耦接差动放大器的电流端。

在本发明的一实施例中，上述的高速内部迟滞型比较器还包括，输出级电路，其耦接差动放大器的第一输出端与差动放大器的第二输出端，根据差动放大器的第一输出端与差动放大器的第二输出端的信号于差动放大器的输出端输出比较信号。

基于上述，本发明的实施例通过在差动放大器的有源负载的晶体管控制端设置阻抗提供单元，可使晶体管带有电感的特性以提高有源负载的晶体管工作在主动区时的高频阻抗，因而增加高速内部迟滞型比较器的高频增益与加快其响应速度，对应高传输速率的输入信号输出正确的比较结果，而不会有功率消耗大、成本高以及增加电路面积等问题。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图公式作详细说明如下。

附图说明

图1是根据本发明的实施例的一种高速内部迟滞型比较器的示意图。