[发明专利]具有可控气隙的FINFET结构

说明书

本发明提供了一种方法，方法包括在半导体衬底中形成隔离部件；在半导体衬底上形成第一鳍和第二鳍，其中，第一鳍和第二鳍由所述隔离部件横向分离；并且形成接合在第一鳍和第二鳍上的伸长的接触部件。伸长的接触部件进一步嵌入到隔离部件中，封闭垂直地位于接触部件和隔离部件之间的气隙。本发明的实施例还涉及具有可控气隙的FinFET结构。

技术领域

本发明的实施例涉及具有可控气隙的FinFET结构。

背景技术

在半导体技术中，通过包括光刻工艺、离子注入、蚀刻和沉积的各种工艺在衬底上形成各种集成电路部件(诸如掺杂区和栅极堆叠件)。互连结构(包括诸如接触部件、通孔部件和金属线的各种导电部件)形成并且配置为将集成电路部件连接成功能电路。例如，可以利用镶嵌工艺来形成多层铜互连件。然而，现有的方法会引起诸如寄生电容和桥接(泄漏)的各种问题，这会不利地影响电路性能(诸如引入额外的时间延迟或导致电路故障)。特别地，当半导体技术向具有较小部件尺寸(诸如，20nm、16nm或更小)的先进技术节点发展时，寄生电容问题进一步恶化，这进一步导致电路性能和可靠性的降低。

因此，本发明提供了一种互连结构和制造该互连结构的方法以解决上述问题。

发明内容

本发明的实施例提供了一种制造集成电路的方法，包括：在半导体衬底中形成隔离部件；在所述半导体衬底上形成第一鳍和第二鳍，其中，通过所述隔离部件分离所述第一鳍和所述第二鳍；以及形成接合在所述第一鳍和所述第二鳍上的伸长的接触部件，其中，所述伸长的接触部件还嵌入到所述隔离部件中，封闭垂直地位于所述伸长的接触部件和所述隔离部件之间的气隙。

本发明的另一实施例提供了一种制造集成电路的方法，包括：在半导体衬底中形成隔离部件；在所述半导体衬底上形成第一鳍和第二鳍，其中，通过所述隔离部件分离所述第一鳍和所述第二鳍；在所述隔离部件以及所述第一鳍和所述第二鳍上沉积介电材料层；对所述介电材料层实施蚀刻工艺，由此在所述介电材料层中形成接触沟槽，其中，所述蚀刻工艺进一步凹进所述隔离部件；以及在所述接触沟槽中形成接触部件，所述接触部件接合在所述第一鳍和第二鳍上，其中，所述接触部件进一步嵌入到所述隔离部件中，其中，在所述接触部件和所述隔离部件之间垂直地封闭气隙。

本发明的又一实施例提供了一种集成电路(IC)结构，包括：衬底；第一鳍和第二鳍，形成在所述衬底上并且通过隔离部件彼此横向分离；以及接触部件，接合在所述第一鳍和所述第二鳍上并且嵌入到所述隔离部件中，限定垂直地位于所述隔离部件和所述接触部件之间的气隙，其中，所述接触部件还包括钴。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据一些实施例的形成集成电路(IC)结构的方法的一个实施例的流程图。

图2A、图3A、图4A、图5A、图6A和图7A示出根据一些实施例构造的通过图1的方法制造的示例性集成电路结构在各个制造阶段期间的顶视图。

图2B、图3B、图4B、图5B、图6B和图7B示出根据一些实施例构造的在各个制造阶段期间沿着虚线AA'的示例性集成电路结构的截面图。

图2C、图3C、图4C、图5C、图6C和图7C示出根据一些实施例构造的各个制造阶段期间沿着虚线BB'的示例性集成电路结构的截面图。

图4D、图6D和图7D示出根据其他实施例构造的在各个制造阶段期间沿着虚线AA'的示例性集成电路结构的截面图。

图4E、图6E和图7E示出根据其他实施例构造的在各个制造阶段期间沿着虚线BB'的示例性集成电路结构的截面图。

具体实施方式