[发明专利]用于从多线程发送请求至加速器的机制

权利要求书

1.一种处理器，包括：

多个同时多线程SMT核，用于处理具有多个线程的指令，每个SMT核都包括：

执行电路，用于执行具有分别使用第一上下文数据和第二上下文数据的第一线程和第二线程的指令；以及

多个寄存器，用于存储所述第一上下文数据和所述第二上下文数据；

加速器接口，用于将一个或多个核耦合至加速器电路，其中，所述第一线程和所述第二线程中的至少一个用于将与待由所述加速器电路执行的工作相关联的信息存储在能够由所述加速器电路访问的系统存储器的区域中；

存储器管理电路，用于转换由所述多个SMT核和所述加速器电路共享的虚拟地址空间内的虚拟地址，所述虚拟地址用于被转换为能够由所述SMT核和所述加速器电路访问的系统存储器的物理地址，所述存储器管理电路包括转换后备缓冲器TLB，所述TLB用于由所述第一线程和所述第二线程共享，用于对用于访问所述系统存储器的虚拟至物理地址转换进行高速缓存；

上下文保存/恢复电路，用于响应于从所述第一线程到所述第二线程的上下文切换而为与所述第二线程相关联的第二加速器上下文数据换出与所述第一线程相关联的第一加速器上下文数据；以及

其中，与待执行的工作相关联的所述信息包括用于由所述加速器电路执行的一个或多个命令，所述命令将使用所述虚拟地址空间内的一个或多个虚拟地址来标识。

2.如权利要求1所述的处理器，其中，所述一个或多个核用于通过所述加速器接口传送至少一个消息，以调用对所述加速器电路的操作。

3.如权利要求2所述的处理器，其中，所述消息包括标识能够由所述加速器电路访问的系统存储器的所述区域的地址。

4.如权利要求2所述的处理器，其中，所述加速器电路用于响应于所述至少一个消息来执行程序代码。

5.如权利要求1所述的处理器，其中，所述第一线程和所述第二线程中的至少一个用于将待由所述加速器电路处理的输入数据存储在系统存储器的所述区域中。

6.如权利要求1所述的处理器，其中，所述加速器电路用于将结果或结果的指示存储在系统存储器的所述区域中。

7.一种系统，包括：

系统存储器，用于存储具有多个线程的指令；

多个同时多线程SMT核，用于处理具有多个线程的指令，每个SMT核都包括：

执行电路，用于执行具有分别使用第一上下文数据和第二上下文数据的第一线程和第二线程的指令；以及

多个寄存器，用于存储所述第一上下文数据和所述第二上下文数据；

加速器电路，通过加速器接口耦合至所述多个SMT核，其中，所述第一线程和所述第二线程中的至少一个用于将与待由所述加速器电路执行的工作相关联的信息存储在能够由所述加速器电路访问的系统存储器的区域中；

存储器管理电路，用于转换由所述多个SMT核和所述加速器电路共享的虚拟地址空间内的虚拟地址，所述虚拟地址用于被转换为能够由所述SMT核和所述加速器电路访问的系统存储器的物理地址，所述存储器管理电路包括转换后备缓冲器TLB，所述TLB用于由所述第一线程和所述第二线程共享，用于对用于访问所述系统存储器的虚拟至物理地址转换进行高速缓存；

上下文保存/恢复电路，用于响应于从所述第一线程到所述第二线程的上下文切换而为与所述第二线程相关联的第二加速器上下文数据换出与所述第一线程相关联的第一加速器上下文数据；以及

其中，与待执行的工作相关联的所述信息包括用于由所述加速器电路执行的一个或多个命令，所述命令将使用所述虚拟地址空间内的一个或多个虚拟地址来标识。

8.如权利要求7所述的系统，其中，所述一个或多个核用于通过所述加速器接口传送至少一个消息，以调用对所述加速器电路的操作。

9.如权利要求8所述的系统，其中，所述消息包括标识能够由所述加速器电路访问的系统存储器的所述区域的地址。