[发明专利]用于从多线程发送请求至加速器的机制

说明书

本申请涉及用于从多线程发送请求至加速器的机制。根据本申请，一种装置被描述为拥有多个核，每个核具有a)CPU、b)加速器、和c)在该CPU和该加速器之间耦合的控制器以及多个排序缓冲器。每个排序缓冲器专用于一个不同的CPU线程。每一个排序缓冲器保持从它的相应的线程处发送至加速器的一个或多个请求。该控制器控制将该排序缓冲器的各个请求发送至加速器。

本申请是国际申请号为PCT/US2012/031650，国际申请日为2012/3/30，进入国家阶段的申请号为201280072132.4，题为“用于从多线程发送请求至加速器的机制”的发明专利申请的分案申请。

技术领域

技术领域一般地涉及计算系统设计，且更特别地，涉及用于从多线程发送请求至加速器的机制。

背景技术

协处理器的传统集成

随着半导体制造过程到达了每个管芯一百万兆晶体管的时代，设计工程师将面对如何最有效地利用所有可用晶体管的问题。一种设计方法是使用管芯上的专用硬件“加速”以及一个或多个通用的CPU核来实现特定的计算密集型函数。加速器以被设计为执行特定计算密集型函数的专用的逻辑块实现。此专用逻辑块的迁移密集型计算将通用CPU核从执行大量指令释放，因此增加CPU核的效力和效率。

虽然以协处理器(诸如图形协处理器)为形式的“加速”在本领域是公知的，但是此传统的协处理器被OS视为操作系统(OS)在其上运行的CPU核外部的单独的“设备”(在更大的计算系统中)。这些协处理器因此通过特定设备驱动器软件被访问且不在与CPU核相同的虚拟存储器空间外操作。同样地，传统协处理器不分享或预期在通用CPU核上执行的虚拟地址到物理的地址转换机制。

此外，当OS卸载任务至传统协处理器时，发生大的延迟。特定地，因为CPU和传统协处理器本质上对应单独的、隔离的子系统，当运行在CPU核上应用中限定的任务从应用通过OS“内核”传递至管理协处理器的驱动器时，重要的通信资源被消耗了。这种大的延迟支持这样的系统设计：从主OS调用协处理器上相对不频繁的任务，但每个任务有大量相关联的数据块。实际上，传统协处理器主要以粗粒方式而不是以细粒方式被利用。

随着当前的系统设计者对以细粒度的使用方式将更快的加速引入计算系统中感兴趣，用于在计算系统中集成加速的新范式正在形成。

附图简要说明

本发明是通过示例说明的，而不仅局限于各个附图的图示，在附图中，类似的参考标号表示类似的元件，其中：

图1示出计算系统，其每个处理核包括通用CPU和紧密耦合于通用CPU的加速器。

图2示出用于在通用CPU上的线程以调用加速器的技术。

图3示出排序缓冲器和相关的状态图。

图4示出线程切换过程；

图5示出用于处理页面错误的过程；

图6示出第一计算系统实施例。

图7示出第二计算系统实施例。

图8示出第三计算系统实施例。

图9示出第四计算系统实施例。

图10示出软件指令转换器。

具体实施方式

图1示出新处理核100_1架构，其中加速器101类似于设计在核100_1中且紧密耦合于核的通用CPU102的大规模功能单元。该多个核100_1至核100_Q可以被放置在集成入半导体芯片中的单个处理器120上。如下文更详细的描述，在典型的实现中，该加速器101支持多个不同的计算密集型任务。